reg a;
endmodule
module top;
wire b;
A u_A();
assign b = u_A.a; // 这就是你要的本回答被网友采纳
verilog 如何将一个模块reg变量在例化时赋值到一个顶层模块的reg中?
在顶层调用模块中的reg变量x，需要在顶层定义一个变量y是wire型来传递x变量的值，再把y给其他reg，或者直接用y
verilog 设计中,顶层模块可以调用子模块内部定义的信号吗?
如果你是做综合的话，就用input,output引出来；如果你是做仿真，是可以直接调用，用实例名，一级一级连起来，就像文件夹的路径一样。如:u_top.u_sub_mod.sub_reg。但用这种方法要注意multi-dirver。
verilog 中顶层文件的reg能和底层文件中的reg互联吗
reg类型的变量是需要触发来实现的，用于过程块(always)中，模块内部的输出还是在模块内部，因此reg可以作模块内部的输出。wire就相当于一根线，模块输出到外部当然需要线来连接
verilog请问在顶层模块里面如何实现底层模块之间的参数传递?谢谢。
在Verilog中，调用底层模块的语法结构为：底层模块名 实例名 参数定义。比如在top_m里，如果已经全部源文件加到了同一个工程里，那么可以直接 bottom1_m bottom1_m(A,B,C)注意 A,B,C这些参数的顺序，要和底层定义的是一致的。名字可以不一致。如果没有加到同一个工程，可以使用 'include "bottom...
verilog中,在module里想调用别的module时出现问题说Array x0 Needs a...
第一种写法就可以，你可以把你报错的信息贴过来，具体情况具体分析，楼上的网友是一种错误！就是你没有申明，但是我想你不会连申明都没有做，那你就不用再继续了，继续回去看语法书吧！你可能的原因是你的输出设置的是reg型，你调用的时候就会报错，其实可以这样说，你的top层是一个接口层，top里面...
verilog模块中需要调用memory型变量该怎么弄???急...
既然是memory那肯定就是reg了，你定义成wire肯定存储不了啊，呵呵 reg [7:0] ram1[242:0];这样就可以了。
Verilog语言里如何调用函数?
verilog中函数(function)都是有返回值的，在定义函数时如果你不声明返回值的类型和宽度，则默认为1个1位的reg型变量。verilog中调用函数和C语言类似，格式为：函数名(实参1,实参2...)例如你定义了一个函数die，此函数中声明为input的端口为a,b，实际调用时用到的变量为aa,bb，假设要把返回值赋给q...
verilog 中顶层文件引用其他模块出现错误,怎么修改?
可以将reg [7:0] hou_n,min_n,sec_n,hou_a,min_a;中的sec_n改为wire[7:0]sec_n，其他变量也可能会出现这个问题，我没有细看，但是粗看一下有很多问题。这里给你指出一个，在count_60模块你应该是想定义60的计数器，但是其中8‘h59应该是表示16进制的59，换算成十进制的值应该是89，...
Verilog两个模块使用同一个输出引脚
reg mod1, mod2;wire tmp1, tmp2;assign tmp1 = (enable_1) ? BUSY : 1'b0;assign tmp2 = (enable_2) ? BUSY : 1'b0;always @ (posedge clk or negedge rst)if (!rst)mod1 <= 1'b0;else mod1 <= tmp1;always @ (posedge clk or negedge rst)if (!rst)m...
用verilog编写了一个程序,模块hardreg引用模块flop,但在编译hardreg模 ...
第一个错误是编译时找不到文件，就是因为你的文件不是放在一个文件夹里。不过这不是必须的，只要你在编译时设置正确的路径就可以。第二个错误意思是说由于第一个错误的存在导致的。所以先把第一个错误解决了再说吧。
