设计FPGA的接口电路时，要求上升沿和下降沿时间都小于5us（空载带4m电缆），应该怎么实现呢？

Question

是用电路实现还是用FPGA实现，我是初学者，希望说的详细些。另外设计接口电路都要考虑哪些因素？

Answer 1

主要看你的驱动电流有多大和信号频率是多少？既然你的沿小于5us应该是很慢的信号。所以对于FPGA来讲没有问题。剩下的就是看信号标准和驱动电流了。因为FPGA支持的点评种类很多，不知道你需要什么样的电平？我猜你可能需要信号远传（4m电缆），我觉得用LVDS比较好一些。当然你的速度很慢用LVCMOS或者LVTTL也一样。
接口电路主要考虑电平种类，驱动大小，输出信号对于下游器件的建立、保持时间等。说白了就是看与之接口的芯片的电平与时序要求

追问

“沿小于5us应该是很慢的信号”那么如果是很快的信号，该怎么处理呢？另外您说的LVDS、LVCMOS或者LVTTL这些都是FPGA的I/O标准吗，是可以选择的吗，我的FPGA型号已经定了，这些标准还能选择吗？另外，如果速度很慢，却用快的标准会有什么影响，如果没影响，是不是都选快的就可以了？

追答

沿的快与慢主要取决于接收芯片侧是否可以接受。因为信号的沿缓慢，接受如果采在它的上升或下降阶段就容易造成误采。
FPGA的IO电平都是可设的。如果用LVDS的话，要注意PN对。信号快，通常功耗会高一些。另外可能过冲也大一些