用VHDL和Quartus2做汽车尾灯控制器,左右尾灯各三盏。具体要求在问题补充里面,希望会的大哥大姐帮忙解答

1.汽车尾灯控制电路由4个按键组成,分别对应左转,右转,刹车检查功能;
2.接通左转或右转按键时,左转和右转三个尾灯按照左循环或右循环的循环依次点亮;
3.接通刹车键时,所有尾灯同时闪烁;
4.接通检查键时,所有尾灯同时点亮。
请发到邮箱,1243374712@qq.com,谢谢
数电也能用的

第1个回答  2011-02-28
LIBRARY IEEE;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
USE ieee.std_logic_unsigned.all;
ENTITY weideng IS
PORT
(
CLK,LEFT,RIGHT,CHECK,STOP:IN STD_LOGIC;
LAP:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)
);
END ENTITY weideng;
ARCHITECTURE BEHAVE OF weideng IS
TYPE STATETP IS(S1,S2,S3,S4);

SIGNAL REGL,REGR,REGC,REGS:STD_LOGIC;
BEGIN
PROCESS(CLK)
VARIABLE COUNT:INTEGER RANGE 0 TO 8;
VARIABLE S:STATETP;
VARIABLE TAP:STD_LOGIC_VECTOR(5 DOWNTO 0);
BEGIN
IF RISING_EDGE(CLK) THEN
REGL<=LEFT;
REGR<=RIGHT;
REGC<=CHECK;
REGS<=STOP;
IF REGL='0' AND LEFT='1' THEN
S:=S1;
TAP:="100000";
ELSIF REGR='0'AND RIGHT='1' THEN
S:=S2;
TAP:="000001";
ELSIF REGC='0' AND CHECK='1' THEN
S:=S3;
TAP:="111111";
ELSIF REGS='0' AND STOP='1' THEN
S:=S4;
TAP:="000000";
END IF;
COUNT:=COUNT+1;
IF COUNT=8 THEN--ke yi ba zhe li de 8 gai cheng geng da,dan yao zhu yi gai COUNT sheng ming chu de fan wei;
COUNT:=0;
IF S=S1 THEN
TAP(5 DOWNTO 0):=TAP(4 DOWNTO 0)&TAP(5);
ELSIF S=S2 THEN
TAP(5 DOWNTO 0):=TAP(0)&TAP(5 DOWNTO 1);
ELSIF S=S3 THEN
TAP:="111111";
ELSIF S=S4 THEN
TAP:=NOT TAP;
END IF;
END IF;
END IF;
LAP<=TAP;
END PROCESS;
END ARCHITECTURE BEHAVE;本回答被提问者采纳
第2个回答  2011-02-28
,几乎是每个Quartus文件都一样的介绍性文字,大同小异。既然你知道源文件是找不回了,那单纯靠.vwf文件是无法恢复源文件的,只能再重新写一次。如果只是把源文件改动了,那逆向改回去就可以了。

最近要学VHDL语言 想装个QuartusII但是有好多组件 不知道装那个?希望高 ...
device-window是器件支持,建议你都装上,免得以后更换器件没有库 legacy-nios2-windows是nios嵌入式系统开发工具,如果你只是学习vhdl可以不装 quartus这个是你需要用的,必须安装 dsp-builder是做算法开发的工具,可以合matlab协同设计滤波器,如果需要可以装 ...

各位朋友,求救,关于使用quartus2时的vhdl源程序丢失问题
一般不会有什么大问题,途中给你圈点出来源文件的位置 点击打开即可 确实 如果你的源文件丢失了 光靠波形图是肯定不行了,这个不是可逆的

我们现在在做数字系统设计的东西,想知道Quartus2下的VHDL和Verilog HDL...
VHDL是美国军方开发的语言,verilog是在VHDL之后出来的语言。VHDL规范性较强,verilog和C类似很灵活也很好学。总的来说,verilog的市场比较大。仿真软件的话,其实主要是看波形,你可以使用quartus嵌套modelsim来仿真,modelsim的波形分析功能要强大得多。

...这里面有两个模块QCFQ和DEBOUNCING,怎么用QUARTUS软件封装成一个元件...
将两个文件分别生成符号,再放到同一个文件夹下,接着在该文件夹下建立一个工程,新建一个原理图,可以找到生成的两个符号,将它们在原理图中连接起来,在为当前原理图生成符号即为所需的元件

使用quartus2编译VHDL代码,提示Error (287127)
将y<=a when s='0' else b when s='1';改成y<=a when s='0' else b;

quartus2中rom库生成出问题了 Error (10500): VHDL syntax error at r...
1、最后一行多了一个逗号吧,少了个endif 。总共9个if 对应的应该有9个endif 代码里只有8个数。2、CONSTANTrom_length:NATURAL:=256;SU**YPErom_wordISSTD_LOGIC_VECTOR(rom_width- 3、0010110","00001011","11110000","00000010","00000000","00010001",4、"11110000","00000110","...

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