vhdl 赋值语句

Question

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;

entity number is
port(
clk : in std_logic;
ledag : out std_logic_vector(6 downto 0);
del : in std_logic_vector(2 downto 0)
);
end number;

architecture behavior of number is
begin
process(clk)
variable dount : std_logic_vector(2 downto 0);
begin
if clk'event and clk='1' then
dount:=dount+1;
end if;
del<=dount;
end process;
process(del)
begin
case del is
when "000"=>ledag<="0111111";-------0
when "001"=>ledag<="1101111";-------9
when "010"=>ledag<="0111111";-------0
when "011"=>ledag<="1011011";-------2
when "100"=>ledag<="0111111";-------0
when "101"=>ledag<="0000110";-------1
when "110"=>ledag<="1001111";-------3
when "111"=>ledag<="1011011";-------2
end case;
end process;
end behavior;
有两个错误 怎么解决他们 急~~~ 谢谢

Answer 1

vhdl 赋值语句
这句的错误的原因是因为：你的又式是一个等式，而等式的结果得到的是一个布尔类型的值，而不是你所认为的逻辑值。布尔类型只有真、假两种结果；逻辑是‘0’、‘1’的二进制值；二者是有差别的，所以不能拿来赋值；

是二进制的意思了。因为前一阵接触到过X"fc",是指16进制的。
b指的是binary
我觉得也可以不加的，我还是VHDL初学者，也许是标准的问题。要好好看书哦

Answer 2

1， del<=dount; del 是输入信号， 不能赋值
2， case ...
when ....
when others => ledag<="1111111";------- 加上这个，其实没啥用，但语法要求
end case;

说说你用dount做啥用，然后好改