verilog语法－－边沿检测

Question

先看程序：
module count(out,data,load,reset,clk);
output[7:0] out;
input[7:0] data;
input load,clk,reset;
reg[7:0] out;
always @(posedge clk)
begin
if (!reset)
out = 8'h0;
else
if (load)
out = data;
else
out = out + 1;
end
endmodule
1.本想对clk计数，而此程序中不妥地方是只有在clk的上升沿时always才会被执行。如果clk没有变化则reset、load无效，且clk有变化但reset或load有效时将会漏掉计数。如果不采用更高的时钟对clk采样能否解决这个问题。
2.另外上面程序编译时会有如下警告Warning (10230): Verilog HDL assignment warning at count.v(63): truncated value with size 32 to match size of target (8)。双击时指向out = out + 1;不知道为什么

下面是VHDL语言的思路：
process(clk,reset,load) 三个信号中的任意一信号都会触发该进程
begin
if(reset='0')then 如果复位有效
out <= "00000000"; 清0
else
if(load='1')then 如果加载有效
out <= data;
else 否则计数
out <= out + 1;
end if;
end if;
end process;
我想用这verilog实现这种思想。如果有其它方法也很感谢大家能够提出。
VHDL那段程序有误，现改正如下
process(clk,reset,load) 三个信号中的任意一信号都会触发该进程
begin
if(reset='0')then 如果复位有效
out <= "00000000"; 清0
else
if(load='1')then 如果加载有效
out <= data;
else 否则
if(clk'event and clk='1')then 在clk的上升时计数
out <= out + 1;
end if;
end if;
end if;
end process;
－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－－
to 回答者： ttknw
谢谢您的解答，通过你的方法可以解决问题。
我想请教一下，verilog中有没有像VHDL这样的一种实现方法：
VHDL：在进程中process中还可以使用边沿检测语句if(clk'event and clk='1')。
Verilog:目前只知道能通过always@(posedge clk)实现边沿检测，或者就是你那种方法。而前者中，边沿检测功能只能处于最上层。请教，Verilog能实现VHDL那种方法吗。

Answer 1

先回答你的第二个问题：因为你没有指定位宽，所以系统提示默认为32位
所以你将out <= out + 1 改为out <= out + 1'b1 就可以了。
另外注意：在时序电路里面要用<=

再回答你的第一个问题
只需要将load信号先进行上升沿检测，（即在上升沿装载）即可,这样即使load一直为高电平，也不会影响计数。至于你提到的当reset有效时漏掉计数是正确的，否则复位也就没有意义了。

module count(out,data,load,reset,clk);
output[7:0] out;
input[7:0] data;
input load,clk,reset;
reg[7:0] out;

//下面是进行load上升沿检测的代码，这样即使load一直为高电平，也不会影响计数

reg ld_r1,ld_r2;
wire load_p;

always @(posedge clk) begin
if (!reset) begin
ld_r1<=1'b0;
ld_r2<=1'b0;
end
else begin
ld_r1<=load;
ld_r2<=ld_r1;
end
end

assign load_p = ld_r1 & (~ld_r2);

//----------------------------------
always @(posedge clk) begin
if (!reset)
out <= 8'h0;
else
if (load_p) //这里需要改成 load_p
out <= data;
else
out <= out + 1'b1;
end
endmodule

Answer 2

你第一个问题到底说的是什么？什么东西不妥？这个思路不是跟VHDL程序的思路完全一样么？
至于第二个问题，我不知道你用的是什么软件，反正我用ISE11.4综合没有提示warning