今日说“法”：上拉、下拉电阻那点事

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欢迎来到FPGA技术江湖的今日说“法”栏目，这里我们不会探讨法律法规，而是分享产品研发和技术学习中的小细节和方法。欢迎大家参与学习交流，如有灵感或文章，欢迎投稿至1033788863@qq.com。今天的话题是“上拉、下拉电阻那点事”，让我们一探究竟。

在电路设计中，上拉电阻和下拉电阻是常见名词，但你是否真的了解它们？今天我们就来聊聊这两个电阻的奥秘。首先，我们来明确一下它们的定义。

上拉电阻将不确定的信号通过电阻钳位在高电平，起到限流作用。下拉电阻则与之相反，将信号下拉至低电平，同样起到限流作用。上拉是对器件注入电流，下拉是输出电流。上拉电阻的阻值不同，但并无严格区分。对于非集电极开路输出型电路，上拉电阻的功能主要是为集电极开路输出型电路提供输出电流通道。

上拉和下拉电阻的作用包括：

1. 提高电压准位：

a. 当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平，就需要在TTL输出端接上拉电阻。

b. OC门电路必须加上拉电阻。

2. 加大输出引脚的驱动能力，单片机管脚上常使用上拉电阻。

3. N/A pin防静电、防干扰：COMS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻。

4. 电阻匹配，抑制反射波干扰。

5. 预设空间状态/缺省电位。

6. 提高芯片输入信号的噪声容限。

电源到元件间的叫上拉电阻，作用是平时使该脚为高电平；地到元件间的叫下拉电阻，作用是平时使该脚为低电平。上拉电阻和下拉电阻的范围由器件来定，一般用10K。

上拉和下拉电阻的作用是增大电流，加强电路的驱动能力。例如，51的p1口，p0口必须接上拉电阻才能作为io口使用。

上拉和下拉的区别是一个为拉电流，一个为灌电流。一般来说，灌电流的驱动能力更强。

上拉电阻阻值的选择原则：

1. 从节约功耗及芯片的灌电流能力考虑应当足够大。

2. 从确保足够的驱动电流考虑应当足够小。

3. 对于高速电路，过大的上拉电阻可能边沿变平缓，要综合考虑。

以上三点，通常在1k到10k之间选取，对下拉电阻也有类似道理。

上拉电阻实际上是集电极输出的负载电阻。在开关应用和模拟放大中，此电阻的选择都不是随意拍脑袋的。工作在线性范围就不多说了，在这里讨论的是晶体管在开关应用中的情况。晶体管工作在饱和和截止区，对负载电阻要求不高，电阻值小到不损坏末级晶体管即可，大到输出上升时间满足设计要求即可。但是，一个电路设计是否优秀，这些细节也是要考虑的。

从IC(MOS工艺)的角度，分别就输入/输出引脚做一解释。

1. 对芯片输入管脚，若在系统板上悬空（未与任何输出脚或驱动相接）是比较危险的。因为此时可能会使输入管脚内部电容电荷累积至中间电平，导致内部电路对其逻辑判断混乱。接上上拉或下拉电阻后，内部电容相应被充（放）电至高（低）电平，内部缓冲器也只有NMOS（PMOS）管导通。

2. 对于输出管脚，其工作原理是：在正常工作情况下，OD型管脚内部的NMOS管关闭，对外部而言其处于高阻状态，外接上拉电阻使输出位于高电平；当有中断需求时，OD型管脚内部的NMOS管接通，因其导通电阻远小于上拉电阻，使输出位于低电平。

1. 芯片引脚上注明的上拉或下拉电阻，是指设计在芯片引脚内部的一个电阻或等效电阻。设计这个电阻的目的，是为了当用户不需要用这个引脚的功能时，不用外加元件，就可以设置这个引脚到缺省的状态。

2. 这个引脚如果是上拉的话，可以用于“线或”逻辑；如果是下拉的话，可以组成正逻辑“线或”，但外接只能是CMOS的高电平漏极开路的芯片输出。

3. TTL到CMOS的驱动或反之，原则上不建议用上下拉电阻来改变电平，最好加电平转换电路。

4. 芯片外加电阻由应用情况决定，但是在逻辑电路中用电阻拉电平或改善驱动能力都是不可行的，需要改善驱动应加驱动电路。