FPGA入门之串口通信（UART）接收模块设计

Answer 1

设计串口通信（UART）接收模块需要解决的主要问题包括：如何实现数据的同步接收，如何处理起始位、数据位和停止位，以及如何确保数据的正确性。

针对这些问题，可以将接收模块拆解为以下小部分：波特率分频计数器，用于确定接收每一位的位时间；起始位的下降边沿判断，使用D触发器保存上一时刻的值与本时刻进行运算；波特率计数器使能判断，决定何时开始和停止波特率计数；位计数器，用于判断接收到的哪一位；位接收逻辑，将接收到的数据位输出；接收完成标志信号，指示接收已完成。

实现上述逻辑时，需要关注的问题包括亚稳态不稳定因素的处理，波特率分频计数器的实现，以及位接收逻辑的正确性验证。

以下是Verilog代码实现，包括模块定义、参数声明、输入输出定义、内部信号定义、各个功能的实现逻辑等。

verilog
module uart_rx(
sysclk_p,
rstn_i,
data,
uart_rx,
recv_over
);
parameter CLK_FRQ = 50_000_000;
parameter BAUD = 9600;
parameter M_CNT_BAUD = CLK_FRQ/BAUD - 1'b1;
input sysclk_p;
input rstn_i;
input data;
output reg [7:0] uart_rx;
output reg recv_over;
reg [29:0] cnt_div_baud;
reg [3:0] cnt_bit;
reg en_cnt_baud;
reg r_data;
reg diff0_data;
reg diff1_data;
reg [7:0]r_uart_rx;
wire start_data_down;
wire r_recv_over;
// 波特率分频计数器
always @(posedge sysclk_p or negedge rstn_i) begin
if(!rstn_i) cnt_div_baud <= 0;
else if(en_cnt_baud) begin
if(cnt_div_baud == M_CNT_BAUD) cnt_div_baud <= 0;
else cnt_div_baud <= cnt_div_baud + 1'b1;
end else cnt_div_baud <= 0;
end
// 起始位的下降边沿判断
always @(posedge sysclk_p) begin
diff0_data <= data;
end
always @(posedge sysclk_p) begin
diff1_data <= diff0_data;
end
always @(posedge sysclk_p) begin
r_data <= diff1_data;
end
assign start_data_down = (!diff1_data)&&(r_data);
// 波特率计数器使能判断
always @(posedge sysclk_p or negedge rstn_i) begin
if(!rstn_i) en_cnt_baud <= 0;
else if(start_data_down) en_cnt_baud <= 1'b1;
else if((cnt_div_baud == M_CNT_BAUD/2)&&(cnt_bit == 0)&&(diff1_data == 1))
en_cnt_baud <= 0;
else if((cnt_div_baud == M_CNT_BAUD)&&(cnt_bit == 9))
en_cnt_baud <= 0;
end
// 位计数器
always @(posedge sysclk_p or negedge rstn_i) begin
if(!rstn_i) cnt_bit <= 0;
else if(cnt_div_baud == M_CNT_BAUD) begin
if(cnt_bit == 4'd9) cnt_bit <= 0;
else cnt_bit <= cnt_bit + 1'b1;
end else cnt_bit <= cnt_bit;
end
// 位接收逻辑
always @(posedge sysclk_p or negedge rstn_i) begin
if(!rstn_i) uart_rx <= 0;
else if(cnt_div_baud == M_CNT_BAUD/2) begin
case(cnt_bit)
1:r_uart_rx[0] <= diff1_data;
2:r_uart_rx[1] <= diff1_data;
3:r_uart_rx[2] <= diff1_data;
4:r_uart_rx[3] <= diff1_data;
5:r_uart_rx[4] <= diff1_data;
6:r_uart_rx[5] <= diff1_data;
7:r_uart_rx[6] <= diff1_data;
8:r_uart_rx[7] <= diff1_data;
default:diff1_data <= diff1_data;
endcase
end
end
// 接收完成标志信号
assign r_recv_over = (cnt_div_baud == M_CNT_BAUD)&&(cnt_bit == 9);
always @(posedge sysclk_p) begin
recv_over <= r_recv_over;
end
// 确保接收完一次数据后，输出串口接收数据
always @(posedge sysclk_p) begin
if(r_recv_over) uart_rx <= r_uart_rx;
end
endmodule

此外，还提供了testbench代码，用于模拟发送数据，并对接收模块进行测试。

verilog
module uart_rx_tb();
reg sysclk_p;
reg rstn_i;
reg data;
wire [7:0]uart_rx;
wire recv_over;
uart_rx uart_rx_inst0(
.sysclk_p(sysclk_p),
.rstn_i(rstn_i),
.data(data),
.uart_rx(uart_rx),
.recv_over(recv_over)
);
initial begin
sysclk_p = 1;
rstn_i = 0;
data = 1;
#201;
rstn_i = 1;
#200
data = 0;
#(5208*20);
data = 0;
#(5208*20);
data = 1;
#(5208*20);
data = 0;
#(5208*20);
data = 1;
#(5208*20);
data = 0;
#(5208*20);
data = 1;
#(5208*20);
data = 0;
#(5208*20);
data = 1;
#(5208*20);
data = 1;
#(5208*20*10);
data = 0;
#(5208*20);
data = 1;
#(5208*20);
data = 0;
#(5208*20);
data = 1;
#(5208*20);
data = 0;
#(5208*20);
data = 1;
#(5208*20);
data = 0;
#(5208*20);
data = 1;
#(5208*20);
data = 0;
#(5208*20);
data = 1;
#(5208*20*10);
data = 0;
#(5208*20);
data = 0;
#(5208*20);
data = 0;
#(5208*20);
data = 1;
#(5208*20);
data = 1;
#(5208*20);
data = 1;
#(5208*20);
data = 1;
#(5208*20);
data = 0;
#(5208*20);
data = 0;
#(5208*20);
data = 1;
#(5208*20*10);
$stop;
end
always #10 sysclk_p = ~sysclk_p;
endmodule

仿真结果图展示了接收模块在测试环境下的行为，包括接收到的数据、接收完成标志信号等。