本人新手 刚接触 CPLD 我问下用Verilog语言 不能自动改变输出引脚的状态吗？比如 自动触发

Question

循环 一直运行下去。不要靠输入信号。能给个例子 加说明最好了啊

Answer 1

可以啊
比如
reg test;
always @(posedge clk or negedge rst_n) begin
if(rst_n==1'b0)
test <= 1'b0;
else
test <= ~test ;
end

追问

这个是有触发条件的啊 posedge clk or negedge rst_n always不用触发条件能自动循环运行吗？输出方波。

这个是有触发条件的啊 posedge clk or negedge rst_n always不用触发条件能自动循环运行吗？输出方波。

这个是有触发条件的啊 posedge clk or negedge rst_n always不用触发条件能自动循环运行吗？输出方波。

追答

如果是时序逻辑可以没复位，但是要有时钟。 组合逻辑输出方波可以靠门的时延实现。可以看看数电书，里面有