哪位大神帮我用VHDL语言设计一个输出低电平有效的4-7线显示译码器?谢谢!!!!!!!

如题

下面是74LS49的VHDL描述,74LS49就是一个驱动共阴极数码管的译码器: LIBRARY IEEE; USE IEEE.Std_logic_1164.ALL; ENTITY ls49 IS PORT(bl_n:IN ...
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用VHDL语言,设计一个数码管显示的程序
七段数码管显示数字需要自定义一个译码器。把二进制数字转换为对应显示的abcdefgh。例如:想显示‘1’需要给七段数码管(共阴极)输入01100000,‘2’需要11011010等等。如果你设计的译码器能够显示0、1、2、3、4、5、6、7、8、9、a、b、c、d、e、f的话,计数器直接把输出送给译码器就可以了。

用VHDL语言设计一个共阴极七段数码管的译码电路,急求大神解答,高分求助...
74LS49是一个7段译码器,其VHDL描述如下:LIBRARYIEEE;USE IEEE.Std_logic_1164.ALL;ENTITYls49 IS PORT(bl: IN Std_logic;bi: IN Std_logic_vector(3 DOWNTO 0);a,b,c,d,e,f,g: OUT Std_logic);ENDls49;ARCHITECTURE behavl_49 OF ls49 IS SIGNAL s: Std_logic_vector(6 DOWNTO ...

基于VHDL语言的多功能数字钟设计
3、单元电路设计、原理及器件选择 说明电子钟的设计原理以及器件的选择,主要从石英晶体振荡器、分频器、计数器、显示器和校时电路五个方面进行说明。 4、绘制整机原理图 该系统的设计、安装、调试工作全部完成。 二、设计内容及设计方案 (一)设计内容要求 1、设计一个有“时”、“分”、“秒”(23小时59分59秒)...

共阳级七段显示译码器VHDL程序与共阴极有何区别
共阳极公共端接阳极,低电平有效(灯亮), 共阴极公共端接阴极,高电平有效(灯亮)就是程序在编写的时候共阳极的要用0才表示亮 共阴极的用1才表示亮 例如 0000 0000 如果是共阳极就是全亮 共阴极就是全灭

共阳级七段显示译码器VHDL程序与共阴极有何区别
共阳极公共端接阳极,低电平有效(灯亮), 共阴极公共端接阴极,高电平有效(灯亮)就是程序在编写的时候共阳极的要用0才表示亮 共阴极的用1才表示亮 例如 0000 0000 如果是共阳极就是全亮 共阴极就是全灭

跪求,用VHDL语言编写3-8译码器
也可能你现在已经在别的地方找到了答案,那就得恭喜你啦。可能是你问的问题有些专业了,没人会。或者别人没有遇到或者接触过你的问题,所以帮不了你。建议你去问题的相关论坛去求助,那里的人通常比较多,也比较热心,可能能快点帮你解决问题。祝你好运~!希望我的回答也能够帮到你!谢谢 ...

用VHDL实现4-16译码器
ENTITY decode4-16 IS PORT(a,b,c,d:IN STD_LOGIC;q:BUFFER STD_LOGIC_VECTOR(15 DOWNTO 0));END decode4-16 ;architecture behave of decode4-16 is signal indata:std_logic_vector(2 downto 0);begin indata<=c&b&a;process(indata)begin case indata is when “0000”=>y<=”...

分别用IF语句、CASE语句设计一个四-十六译码器。写出VHDL源程序!
port ( d: in STD_LOGIC_VECTOR (3downto0);q: out STD_LOGIC_VECTOR (15downto0));end encoder4_16;architecture encoder_if of encoder4_16 is begin process(d)begin if d="0000" then q<=(0=>'1',others=>'0');elsifd="0001" then q<=(1=>'1',others=>'0');elsifd=...

高分:用VHDL语言编写的一个整数分频器有点问题?
VHDL的任意整数且占空比为50%分频代码 说明如下:1.其中top file 为 division,其中的clk_com是比较的频率,用它来和分频后波形进行比较,便于观察,2.any_enve为任意偶数分频文件 3.any_odd为任意奇数分频文件 4.是一个用于2进制与8进制的译码器,我用它来显示在数码管上当前到底是多少分频 5.以下...

基于FPGA的频率计设计 毕业论文。。请高手帮忙,有重谢。。
一个用VHDL语言实现的实例如下:-- Project Name: 恒精度频率计 -- Target Devices: FPGA or CPLD -- Revision 0.01 - File Created -- Comments: clk--系统工作时钟,2MHz ---reset--系统复位信号,高电平有效 ---Fx--为待测信号 ---FreqNx--为待测信号的计数值 ---FreqNs--为...

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