Xilinx ISE写verilog test fixture仿真时，有没有类似for语句的功能？

Question

代码如下，应该明白我的意思吧。对于重复得代码，我现在只会复制粘贴，求高手帮忙把下边的代码用简洁的方法改写一下。。。。

Answer 1

verilog里面有for语句的，作为测试激励是可以的，但是不可综合，在做芯片设计时，不能用的。

追问

刚刚用类似C语言的for语句，出错了。能不能用上边的代码写个例子

追答

for (i=0, i<=50, i=i+1)
begin
#100 CLK =1;
end

Answer 2

在module Test;下一行添加reg [5:0] i;
然后重复得语句是
for(i=0;i<50;i = i+1)
begin
#10
CLK = 1;
#10
CLK = 0;
end