用VHDL描述异步复位，同步置数和移位使能8位右移移位寄存器。

Question

用VHDL描述异步复位，同步置数和移位使能8位右移移位寄存器。
library ieee;
use ieee.std_logic_1164.all;
entity sreg8b is
port(clk,rst:in std_logic;
load,en:in std_logic;
din:in std_logic_vector(7 downto 0);
qb:out std_logic);
end sreg8b;
architecture behan of sreg8b is
signal reg8:std_logic_vector(7 downto 0);
begin
process(clk,rst,load,en)
begin
if(rst='1')then
reg8<='0';
elsif ________________ then
if (load='1')then
reg8<=din;
elsif (en='1')then
reg8(6 downto 0)<=_______________;
end if;
end if;
end process;
qb<=reg8;
end behav;

以上程序希望各大虾们帮忙补全~~~~如果是高手请顺便帮忙检查下错误！！！！！！谢谢了！！！！！！

Answer 1

第一空填clk 'event and clk='1'(上升沿)或clk 'event and clk='0'(下降沿)；第二空填reg8(7 downto 1);错误的话，我大致看了下，reg8<='0'这个应该不对，reg8是8位的，赋值应该用reg8<="00000000"。其他暂时没看出来，如果编译有问题可以再沟通