Verilog中实例化子模块的问题！

Question

子模块是一个将16位符号数进行符号扩展的，代码如下：
module signext( input [15:0] inst,
output [31:0] data
);

assign data = (inst[15] ==
0)?inst:inst + 32'b11111111111111110000000000000000;
endmodule

顶层模块是实例化子模块的，顶层模块从文件mem_inst.txt中读取32位数，并将其中15-0位输入到子模块，顶层模块代码如下：
module test( input clk,
output reg [31:0] PC,
output reg [31:0]
Inst,
output wire [15:0] Inst_15_0

);

///PC and Inst
reg [31:0] InstMemFile [31:0];

initial
begin
PC
= 0;
$readmemb("./Src/mem_inst.txt", InstMemFile);
end

//PC = PC +
4
always @ (posedge clk)
PC <=
PC + 1;

//IF

always @ (PC)
Inst <= InstMemFile[PC];
///PC and Inst
//signext wire [31:0]
Inst_Signext;

assign Inst_15_0 =
Inst[15:0];

//实例化子模块
signext _signext(
.inst(Inst_15_0),
.data(Inst_Signext)
);
endmodule

用Isim仿真时，发现子模块中的输入inst和输出data都是xxxxxxxxx，如下图：

我如何能让子模块能够读到顶层模块“传递”给它的数据？

Answer 1

先检查一下 $readmemb("./Src/mem_inst.txt", InstMemFile);是否读进来，Inst <= InstMemFile[PC];
Inst是否有值？

Answer 2

实例化 子模块有问题 名字命名的不对