quartus||用 verilog语言编写 仿真正确可是程序下载后分频时钟无结果是什么原因？

Answer 1

可能原因：
1、时钟没有输入
2、时序不满足要求
3、管脚约束不对，信号无法输出。

追问

引脚已经分配了，输入的时钟引脚也分配了，芯片也选型了，程序仿真也没有问题，就是下载后出不来。不知道怎么回事，麻烦帮帮忙！看是那块出现问题了！
“时序不满足要求”指的是什么？谢谢！

追答

你时钟频率是多少？你判断时钟分频结果的标准（或者依据）是什么？

追问

20M，分频完800多k，用示波器看下载初期是高电平，完成后变为低电平！谢谢

追答

检查一下reset信号有没有释放？
另外，“always @(posedge clk_in) begin ”需要改为：
“always @(posedge clk_in or negedge rst_n) begin ”
不然描述的硬件是错误的，与仿真结果不符也是正常的。

追问

谢谢，终于出来了！

追答

问题解决了就好，你把分给上面那位仁兄吧，他先回答你的。最主要的是他才是高人，以后多向他学习。

Answer 2

你的问题太大！不把代码粘出来看看！谁知道对不对哦？设置引脚没有？都是问题哦！

追问

always @(posedge clk_in) begin if (!rst_n) begin cnt1 <= 0; clk_out1_t <= 0;
end
else begin if (cnt1==4'b1100) begin cnt1<=4'b0000;
clk_out1_t<=~clk_out1_t; end
else begin cnt1 <= cnt1 + 4'b0001;
end
end
end
assign clk_out1 = clk_out1_t;
麻烦看一下帮看看是那块出问题了？谢谢！

追答

没有问题，仿真也是没问题的，可是如果你下载到板子上，我怀疑你这个同步复位26分频能否看得到！毕竟板子上的时钟最少也是10M，或者50M，你分出来让LED闪烁，你肉眼是无法分辨的。
module test_div(clk_out,rst_n,clk_in);
input clk_in,rst_n;
output clk_out;
reg clk_out1_t;
reg[3:0] cnt1;
always @(posedge clk_in)
begin
if (!rst_n) begin
cnt1 <= 4'd0;
clk_out1_t <= 0;
end
else begin
if (cnt1==4'd12) begin
cnt1<=4'd0;
clk_out1_t<=~clk_out1_t;
end
else cnt1 <= cnt1 + 1'b1;
end
end
assign clk_out = clk_out1_t;
endmodule
修改下分频系数试试

追问

我是用示波器显示的，下载刚开始是高电平，下载完就变成低电平了！会是那块的问题呢？谢谢

追答

显示的那个?

追问

分频后的输出波形

追答

分频，没问题，就看你示波器的设置了。也不必要较劲，呵呵！

追问

呵呵，谢谢，很是郁闷，我同门的可以出来，没问题，我的就是出不来，很是纳闷！示波器设置应该没问题，他的测试都好着呢，他用的是VHDL编写的，就这点区别！

追答

加上负跳变rst_n!再试试！来个异步复位。或者你复位时间维持长一点。

追问

谢谢！终于出来了！