推荐一个学习硬件设计的网站，讲得很清楚：
http://www.flxc.net/html/2011/vg_0906/38.html追问
在麻烦一下你
#延时后面不是有时间吗？前面怎么没有`timescale?
谢谢你啦
parameter 参数名1=表达式,....参数名n=表达式;
parameter AND_DELAY=1, //定义参数AND_DELAY为常量1
#AND_DELAY C=A&B // 表示延迟AND_DELAY 即1单位时间，才进行表达式运算
verilog符号及关键字使用说明
一、在verilog中的#符号用法 符号表示延迟，其后跟随的数字表示延迟的长度，单位由`timescale设定。例如，`timescale 1ns\/1ps意味着时间单位为1ns，精度为1ps。因此，#10.5表示延迟10.5ns。二、always语句解释 always语句在仿真过程中不断重复执行。其语法格式为“always”。要让always语句有效，必须与...
刚开始学verilog,请问#号在verilog中都能表达什么意思?
井号就是延迟的意思，无论在哪里，但是不能被综合，只对仿真的时候可以产生延时效果
在Verilog语言中#是什么意思?
Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。1 a=1;#表延迟，延迟一个时间单位后执行a=1;语句 1 b=1; 延迟一个时间单位后执行b=1;语句 ...
Verilog中,#符号是什么意思
5的概念是延迟的意思。但是是行为级描述 综合时将被过滤。一般#+数字的组合在仿真器中产生一定的延迟。延迟结构如下~~首先`timescale 1ns\/100ps 这个是整个延迟的定义。`timescale是关键字，然后后面的两位时间 第一位是用来表示你的延迟因子的。第二位用来表示步进时间。举例：`timescale 1ns\/100ps...
在veriloghdl里面 # 代表什么 veriloghdl
+数字，一般表示延迟时间的 如：assign #5 data_temp=din；表示延迟5个时钟单位，将din赋给data_temp；如果是*.do文件的话，就表示注释的意思，如vlog *.v 若前有# vlog *.v表示注释这一句
在verilog中#的用法
是延迟的意思，井号后面数字是延迟的数量，延迟的单位由`timescale控制 比如有：`timescale 1ns\/1ps 意思就是时间单位为1ns，精度是1ps 那么，#10.5 就是延迟10.5ns的意思 在同步时序数字逻辑电路的verilog代码中，不能加入“#”进行延迟，这不是代码编写阶段能决定的 ...
verilog的符号意思
在Verilog中，符号具有以下含义：1. `.`：代表句点，用于引用模块的端口。例如，`module_name inst1 (.port1(signal), .port2(signal))`。2. `;`：代表分号，用于分隔语句。在Verilog中，每个语句必须以分号结尾。3. `,`：代表逗号，用于分隔信号、端口等元素。例如，`input signal1, signal2,...
verilog在模块实例化时“#”的作用
用来传递parameter参数，你在tickle中定义了parameter参数，但是在例化一个utick_sys时希望更改tickle中的参数，就采用这种方式。你可以查看verilog 2001版本的规范http:\/\/www.sutherland-hdl.com\/online_verilog_ref_guide\/verilog_2001_ref_guide.pdf，查看module instances就知道了 ...
verilog中的#是什么意思:`timescale 1ns\/10ps; reg wave;parameter d...
Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司（该公司于1989年...
Verilog设计中#,$display,initial为什么不可综合?
综合指的是生成实际的电路，这些东西都是为了仿真而引入存在的，所以他们不可综合。一般遇到不可综合的语句，以及测试用的语句出现在设计中时需要用 \/\/ synopsys translate on \/\/ synopsys translate off 括起来。这样DC在综合的时候才会忽略这些语句 建议你参考一下Verilog标准以及可综合部分的扩展标准 ...
