在vhdl语言中，时钟边沿检测描述中，有几种描述方式

Answer 1

在VHDL语言中，下列对时钟边沿检测描述中，错误的是( D )
A. if clk’event and clk = ‘1’then
B. if falling_edge(clk) then
C. if clk’event and clk = ‘0’ then
D.if clk’stable and not clk = ‘1’ then