用FPGA实现IIR低通滤波器时，滤波后信号会出现尖峰

Question

使用verilog编程，实现了一个6阶巴特沃斯型滤波器，分3个二阶节实现的，输入信号为正弦波，第一个二阶节的输出信号没有尖峰，第二个二阶节输出信号有少量小尖峰，第3个二阶节输出信号尖峰就多的没法看了。

哪位大侠遇到过类似问题，谢谢
该滤波器在理论上稳定的，仿真结果可以证明。

尖峰应该是FPGA编程或者时序做的不好引起的，现在还不确定

2012/12/12更新
经高人指点，给了一个方向，就是做后仿真。
尖峰问题有改善，以前的尖峰大概有2万多，现在尖峰小多了，大概为40-50。
改善的方法是进行时序约束，然后做时序分析，按照分析结果去修改设计。

现在还是有问题，但已经有些头绪了，继续进行后仿真吧

Answer 1

你知道巴特沃斯低通滤波器的原理吗，对于五阶以上的巴特沃斯低通滤波器要分析其极点分布图的，根据原理可以知道随着滤波器阶数n的提高，极点分布向远离虚轴和靠近虚轴的两个方向变化，对应的阻尼比分别趋近于1和0。阻尼比越小，则超调量越大，过渡带时间越长，震荡加剧。阻尼比越大，则系统的上升时间越长。靠近虚轴的两个极点称为主导极点。5阶及5阶以上的高阶巴特沃斯低通滤波器离虚轴已经很近了，这样的震荡已经非常大了，你的那种情况可能是你设计的巴特沃斯低通滤波器极点分布比传统的极点分布还要差，因此造成了在三阶的时候就出现了5阶以上的情况，但是也有可能是其它的情况引起的，我只能从原理上分析了，如真是原理上出问题了解决方法主要是对巴特沃斯低通滤波器的极点进行重新分布。

追问

谢谢你的回答，辛苦了，打了好多字，呵呵。

不过情况和你说的不太一样，我可以保证这个滤波器在理论上是稳定的，尖峰应该是由于溢出火车时序约束引起的，现在还不确定。

滤波器用matlab中的fdatool工具设计的，在理论上是稳定的，量化之后也是稳定的，编了verilog程序后，使用modelsim做前仿真的结果也是稳定的就是最后实现的时候有尖峰，这个尖峰是虚拟逻辑分析仪看到的。

Answer 2

FPGA代码上数据分辨率弄大一点试试