你要是不会，就边去，别在这和我磨叽
追答可笑，我说了之后你才在问题里补充一句“谢谢”。就你这素质，我相信没有那个人会为你这样低素质的贱人做程序！明白人一看就知道，就冲你这人品，做出来程序你会挑三拣四喝斥别人给你修改，修改达不到你要求的你就不给分，你这种人百度就该给你封杀了。
你上过这门课的话参考一下书上的计数器程序就可以了啊
应该不是很难
如果没有上过,推荐你去找些参考书
怎样用VHDL语言程序设计一个带有异步复位8进制加法计数器?
port(cp,en,r,d:in std_logic;--d=1 => 加法 d=0 => 减法 en使能端，r复位端 m:in std_logic_vector(1 downto 0);--m 选择进制：00为2进制、01为8进制、10为10进制、11为16进制 t:out std_logic_vector(3 downto 0));end jishuqi;architecture behave of jishuq...
...我用VHDL语言设计一个带异步清零和计数使能的8位二进制计数器吗?很...
VHDL语言设计一个带异步清零和计数使能的8位二进制计数器源程序如下，程序仿真结果如图所示 LIBRARY ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;--*---*-- ENTITY counter8 IS PORT(clk : in std_logic;clr : in std_logic;enabl...
...用VHDL语言设计一个具有清零端的8位二进制计数器吗
IF RST = '1' THEN CQI := (OTHERS =>'0') ; --计数器异步复位 ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿 IF EN = '1' THEN --检测是否允许计数（同步使能）IF CQI < 9 THEN CQI := CQI + 1; --允许计数, 检测是否小于9 ELSE CQI := (OTHER...
...hdl要设计一个带异步清零和异步预置的8 位二进制加法计数器,麻烦看 ...
8’b11111111,那个 8与b之间的符号打错了,应该是单引号‘ ,你改下在试试,而且你的代码是同步复位和置位的,不是异步的,要想实现异步需要将always @ (posedge clk)改成always @ (posedge clk or posedge reset or posedge load)例外建议在时序的逻辑内部qout=0; cout=1;这些等式都写成qout<=0; cout<=1;...
怎样用VHDL设计含有异步清零和同步时钟使能的10位加法计数器
elsif(clkin'event and clkin='1') then if(en='1')then ---同步使能 reg<=('0'&a)+('0'&b); ---求和 end if;end if;end process;--- c<=reg(9 downto 0); ---赋值给和 ci<=reg(10); ---赋值给进位 ---...
跪求:用VHDL描述异步复位,同步置数和移位使能8位右移移位寄存器。
CQI := CQI + 1;ELSE CQI := (OTHERS => '0') ; END IF;CLK为时钟输入，RST为异步清零端，D[2..0]为模式控制端，可实现几种不同模式的计数方式，本计数器可供选择的计数模式分别为：七进制，十进制，十二进制，二十四进制等...我们以前做过这个题目了 VHDL程序和报告齐全@……...
...计数使能的八位二进制加减计数器的VHDL的程序怎么写?
在可逆计数器的设计中的错误，两个进程里都有同一个条件判断的话，会产生并行信号冲突的问题。同一个信号不允许在多个进程中赋值，否则则为多驱动。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity adderOrsubber is port(clk:in ...
怎样用VHDL设计含有异步清零和同步时钟使能的16位加法计数器
use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity count is port (clk : in std_logic;rst : in std_logic;count_out : out std_logic_vector(15 downto 0));end count;architecture arc of count is signal count : std_logic_vector(15 downt...
用VHDL语言设计一个具有清零,使能,置数的4位二进制加减法计数器的源...
signal data_r:std_logic_vector(3 downto 0);component frediv port (clk :in std_logic;clkout:out std_logic );end component;begin U1:frediv port map(clk,clk_1Hz);DOUT <= data_r;process(clk_1Hz,load,clr,up_down,DIN)begin if clr = '1' then data_r <= "0000";elsif...
跪求:《数字频率计的设计》 原理,方框图,电路图!
图2中TESTCTL为测频控制信号发生器。TESTCTL的计数使能信号TSTEN能产生一个1 s宽的周期信号，并对频率计的每一计数器CNT10的ENA使能端进行同步控制：当TSTEN高电平时允许计数、低电平时停止计数。REG32B为锁存器。在信号Load的上升沿时，立即对模块的输入口的数据锁存到REG32B的内部，并由REG32B的...
