用verilog语言怎样实现用状态机实现ADC0809采样控制，尤其是硬件实现中外部时钟信号怎样控制？

Answer 1

就用一个时钟。
两个状态：
等待和请求：
请求时候请求0809采样，同时转换为等待；
等待态收到0809有效信号后，读取数据，转为请求状态。