请问电子硬件方面的过来人：做电子硬件方面的工作是不是要知道电路原理图上每个电阻电容。。。的作用
请问你们是怎么掌握的，我在学校里没有什么实践，不知该怎么去学习掌握这些东西
比如很多晶振电路都是一个晶振，两个电容，电容一极接地，可我就是不知道为什么这么接，这种问题该怎么解决
我是做硬件的，关于三点式振荡电路，楼上已经说了，我就不多说了，我只说做这行的几点要求，
1要会分析电路原理图上每个电阻电容二极管三极管IC等的作用
2要清楚每个元件为什么用这个参数，有啥作用？
3在功能不变的情况下，可不可以省掉某些元件或用低价位的其他元件，改进你前面的人产品电路，以降低成本
4客户或老板提出某些必须达到的功能，你是否可以拼凑，发明创造出电路来
5要会抄板，就是老板从国外带回或外面买回的样品，或改进或仿造
6当然我不建议抄板，这样科技就不会进步了，其它的方方面面等你工作后，慢慢学吧。
1要会分析电路原理图上每个电阻电容二极管三极管IC等的作用
2要清楚每个元件为什么用这个参数，有啥作用？
3在功能不变的情况下，可不可以省掉某些元件或用低价位的其他元件，改进你前面的人产品电路，以降低成本
4客户或老板提出某些必须达到的功能，你是否可以拼凑，发明创造出电路来
5要会抄板，就是老板从国外带回或外面买回的样品，或改进或仿造
6当然我不建议抄板，这样科技就不会进步了，其它的方方面面等你工作后，慢慢学吧。
温馨提示：内容为网友见解，仅供参考
第1个回答 2011-03-31
1.我不是做硬件的，但是据我所知，做电子硬件的，要掌握电子硬件方面的知识，例如数字电路，电路图，电路工作原理等方面。
2.学校老师一般不会教的这么深刻，这就需要自己去研究了，老师传授的大部分都是一些理论上的东西，最多也就是做一些实验。
3.没有什么东西都是别人完全教给你的，要掌握，就需要自己不断地区研究，至于实践方面，我建议你先掌握基本的原理，然后再结合实践，这样会较快提升自己水平。如果知识掌握怎么接啊，出来最多是个技工，关键是原理，万变不离其宗。
4.我相信你可以的。努力吧。
2.学校老师一般不会教的这么深刻，这就需要自己去研究了，老师传授的大部分都是一些理论上的东西，最多也就是做一些实验。
3.没有什么东西都是别人完全教给你的，要掌握，就需要自己不断地区研究，至于实践方面，我建议你先掌握基本的原理，然后再结合实践，这样会较快提升自己水平。如果知识掌握怎么接啊，出来最多是个技工，关键是原理，万变不离其宗。
4.我相信你可以的。努力吧。
第2个回答 2011-04-02
这是晶振能正常工作、稳定工作的必要条件
满足谐振的要求，电容三点式的。晶振加电容。。。 晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容。是指晶振要正常震荡所需要的电容。一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。要求高的场合还要考虑ic输入端的对地电容。应用时一般在给出负载电容值附近调整可以得到精确频率。此电容的大小主要影响负载谐振频率和等效负载谐振电阻。
晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容).就是说负载电容15pf的话，两边个接27pf的差不多了，一般a为6.5～13.5pF
各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器. 晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联. 在晶振输出引脚 XO 和晶振输入引脚 XI 之间用一个电阻连接, 对于 CMOS 芯片通常是数 M 到数十 M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了. 这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振. 石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率. 晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围. 外接时大约是数 PF 到数十 PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是 0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量.
设计考虑事项：
1.使晶振、外部电容器（如果有）与 IC之间的信号线尽可能保持最短。当非常低的电流通过IC晶振振荡器时，如果线路太长，会使它对 EMC、ESD 与串扰产生非常敏感的影响。而且长线路还会给振荡器增加寄生电容。
2.尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振连接的位置。
3.当心晶振和地的走线
4.将晶振外壳接地
如果实际的负载电容配置不当,第一会引起线路参考频率的误差.另外如在发射接收电路上会使晶振的振荡幅度下降(不在峰点),影响混频信号的信号强度与信噪.
当波形出现削峰,畸变时,可增加负载电阻调整(几十K到几百K).要稳定波形是并联一个1M左右的反馈电阻.
满足谐振的要求，电容三点式的。晶振加电容。。。 晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容。是指晶振要正常震荡所需要的电容。一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。要求高的场合还要考虑ic输入端的对地电容。应用时一般在给出负载电容值附近调整可以得到精确频率。此电容的大小主要影响负载谐振频率和等效负载谐振电阻。
晶振的负载电容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容).就是说负载电容15pf的话，两边个接27pf的差不多了，一般a为6.5～13.5pF
各种逻辑芯片的晶振引脚可以等效为电容三点式振荡器. 晶振引脚的内部通常是一个反相器, 或者是奇数个反相器串联. 在晶振输出引脚 XO 和晶振输入引脚 XI 之间用一个电阻连接, 对于 CMOS 芯片通常是数 M 到数十 M 欧之间. 很多芯片的引脚内部已经包含了这个电阻, 引脚外部就不用接了. 这个电阻是为了使反相器在振荡初始时处与线性状态, 反相器就如同一个有很大增益的放大器, 以便于起振. 石英晶体也连接在晶振引脚的输入和输出之间, 等效为一个并联谐振回路, 振荡频率应该是石英晶体的并联谐振频率. 晶体旁边的两个电容接地, 实际上就是电容三点式电路的分压电容, 接地点就是分压点. 以接地点即分压点为参考点, 振荡引脚的输入和输出是反相的, 但从并联谐振回路即石英晶体两端来看, 形成一个正反馈以保证电路持续振荡. 在芯片设计时, 这两个电容就已经形成了, 一般是两个的容量相等, 容量大小依工艺和版图而不同, 但终归是比较小, 不一定适合很宽的频率范围. 外接时大约是数 PF 到数十 PF, 依频率和石英晶体的特性而定. 需要注意的是: 这两个电容串联的值是并联在谐振回路上的, 会影响振荡频率. 当两个电容量相等时, 反馈系数是 0.5, 一般是可以满足振荡条件的, 但如果不易起振或振荡不稳定可以减小输入端对地电容量, 而增加输出端的值以提高反馈量.
设计考虑事项：
1.使晶振、外部电容器（如果有）与 IC之间的信号线尽可能保持最短。当非常低的电流通过IC晶振振荡器时，如果线路太长，会使它对 EMC、ESD 与串扰产生非常敏感的影响。而且长线路还会给振荡器增加寄生电容。
2.尽可能将其它时钟线路与频繁切换的信号线路布置在远离晶振连接的位置。
3.当心晶振和地的走线
4.将晶振外壳接地
如果实际的负载电容配置不当,第一会引起线路参考频率的误差.另外如在发射接收电路上会使晶振的振荡幅度下降(不在峰点),影响混频信号的信号强度与信噪.
当波形出现削峰,畸变时,可增加负载电阻调整(几十K到几百K).要稳定波形是并联一个1M左右的反馈电阻.
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