课题 设计74LS160计数器功能模块 学会用VHDL语言设计时序电路。 用VHDL语言设计74LS160计数器功能模块。

Question

计数器是最常用的寄存器逻辑电路，从微处理器的地址发生器到频率计都需要用到计数器。一般计数器可以分为两类：加法计数器和减法计数器。加法计数器每来一个脉冲计数值加1；减法计数器每来一个脉冲计数值减1。下面将通过模仿中规模集成电路74LS160的功能，用VHDL语言设计一个十进制可预置计数器。74LS160共有一个时钟输入端CLK，一个清除输入端CLR，两个计数允许信号P和T，4个可预置数据输入端D3-D0，一个置位允许端LD，4个计数输出端Q3-Q0，一个进位输出端TC，其工作模式见下表所示。1．分析上述程序的流程，搞清其逻辑功能。2．用VHDL语言设计一个具有74LS160功能的电路。3．通过仿真和下载验证设计电路的正确性。1.写出74LS160的VHDL语言源文件。2.写出74LS160的仿真文件。

Answer 1

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追问

这是什么？用vhdl语言编写的。。