verilog中可综合与不可综合有什么区别
可综合指那些可以综合成FPGA（ASIC）中某种结构的语言要素。而不可综合则主要用于设计的验证、仿真。比如流行的quartusII软件只支持可综合的verilog语言，因为它编译分配时使用已有的逻辑器件，如cyclone等等。
verilog语法中过程块initial和always的区别
initial 不可综合，本意是用来搭建testbench的，但有些FPGA可能会替换为可综合的逻辑 always 可综合 综合的意思就是指从代码变化到真实电路的过程
verilog里边module和primitive有什么区别
module是可综合的功能模块，primitive是自定义的原语，不可综合，只能用于仿真。
硬件编程语言verilong里面,“不可综合,仅用于仿真”是什么意思?
不可综合是说：你写的verilog代码无法综合生成实际的电路，仅仅可以做为功能性的仿真用。
Verilog 中什么是综合? 综合的常用工具有哪些? 综合和仿真对模块的编写...
verilog是硬件语言，并且提供了仿真功能 IC设计中常用的综合工具是Design Compiler 综合的时候，会涉及到可合成与否的问题，这在verilog里面有讲（哪些语句是可合成的，哪些是不可合成的；仿真的话，就需要用testbench去灌输激励到design中，看出现的结果是否为我们所期望的 ---> 所以说，综合和仿真对模...
对verilog的 仿真和综合有什么区别,具体一点
软件发面：verilog提供的关键字用于仿真绝对没问题，但是能用于综合的很少，开发工具不同能综合的关键字语句也不同。能被综合的关键字语句也会因开发者的使用原因不被综合。从事音频设备开发好多年——VX：xuquanfugui-2020
Verilog HDL程序不可综合有意义吗
仿真时除了设计本身还可能有一些外围电路的行为需要模拟（这些外围电路不用来综合）这些就可以用不可综合的语句来实现 比编写可综合代码省时间 还可以方便地精确产生某种时序 设计本身包含的一些模块（比如RAM、模拟模块等）在仿真时一般都用不可综合语句建模 综合、布局布线时才加载相关的库 ...
关于verilog中语句可不可综合
特别是在testbench中应用非常普遍，也是做初始化用的 测试模块的功能时，给模块提供激励信号。initial语句是不可综合的，只是一种仿真模拟。 测试
verilog中,为什么fork-join语句是不可综合的?
在Verilog中，关于fork-join语句是否可综合的疑惑，首先要明确结论是完全可以综合的。这是设计工具支持的问题，而不是语法本身的问题。叉-合语句（fork-join）和begin-end语句块是标准定义的并发执行和顺序执行语句块类型，符合硬件行为的特性，因此，其逻辑设计与综合工具间不存在根本性冲突。VerilogHDL作为...
Verilog中#能被综合么,综合后有什么含义么?
（1）#1是延时语句，不能被综合，只能用于仿真。至于延时多少则取决于你所定义的时钟，例如：assign #1 A_xor_wire = eq0 ^ eq1; \/\/ `timescale 1ns\/100ps 就表示该异或门延时为1ns，也就是说从输入端信号变化到输出端体现变化需要1ns的时间。（其中1ns表示延时单位，100ps表示时间精度，即...
