VHDL中怎么对端口和信号赋值,赋值后马上起作用吗?
vhdl用<=来给信号或者是端口赋值，如果是信号是寄存器的话，需要等时钟来了，赋值才起作用，如果信号不是寄存器的话则可以马上起作用。
VHDL为什么要变量,直接用信号不好吗?
1.信号赋值是有延迟的，就是说语句写完之后，这个信号不会立马就有值了，而是等待一定时间后才有。而变量一旦被赋值，立马就有效了，这个可以在仿真的时候控制仿真时间，然后看他们的值可以刻出来；2.对于process语句，process只对信号敏感，不对变量敏感；3.最重要的，信号可以是多个process的全局信号，...
VHDL里 二维数组的赋值问题
先假设你的定义正确，那么你的信号w一定是w（x，y）类型的，那你调用的时候就不能只用一个参数x,(y呢？);其次，你的定义是相互矛盾的，本身就有问题。你想：端口b是一个标准逻辑位矢量的类型，把它赋给一个二维数组w（x，y）类型，本身就违反了同型赋值的规则，是不可能实现的；正确的做法应该...
VHDL语言中信号赋值
其实所谓“条件信号赋值语句”，不过是if语句与信号赋值语句的结合而已。一个并行的条件信号赋值语句是可以用一个进程来代替的：这个进程体是由if语句和信号赋值语句构成的。而所谓“选择信号赋值语句”，则是case语句与信号赋值语句的结合。一个并行的选择信号赋值语句也可以用一个进程来代替：这个进程体是...
简述VHDL语言中变量和信号的不同之处。
必须使用信号。(2)赋值符号不同：变量使用赋值符号“:=”给变量赋值；信号使用代入符号“＜=”给信号赋值。(3)赋值时间不同：变量的值在程序运行过程中可以改变，赋值后变量的值立即改变；信号的值在程序运行过程中即使执行到代入语句时，也不立即改变，而是在整个进程结束后才对信号赋值。
VHDL中信号和变量的区别
信号量不是立即赋值的，而变量这是立即赋值。比如temp=temp+1；若temp为信号量，那么temp的值将会在整个process都执行完毕之后才会变化，若temp为变量，那么temp的值在这条语句执行完毕后就会被附上新的值了。信号量是可以在进程之间相互调用的，而变量只能够在一个进程内定义使用。
VHDL中是不是信号的初值由其他端口传递给它赋初值时用<=,而直接赋具 ...
不是你说的那样，信号赋值符号”<=”;变量赋值符号”：=”；申明信号的时候赋初值也能用：=
Verilog中怎么样对i赋值且无限循环
这个不就是分频么，很简单呀~~reg [1:0] i;reg rst_n; 复位信号 always @(posedge clk or negedge rst_n) begin if(!rst_n)i <= 3'b0;else if (i == 2'd3)i <= 3'b0;else i <= i + 1;end
一个关于VHDL赋值语句执行顺序的问题
cnt是个信号而不是变量，所以“cnt<=cnt+1;”之后的if语句中所判断的cnt不是+1之后的值，而是+1之前的，是上一个仿真周期结束时的值。
vhdl语言有哪几种类操作符?
VHDL 提供了6种预定义的运算操作符：赋值运算符：赋值运算符用来给信号、变量和常数赋值。2.逻辑操作符：逻辑运算的操作数必须是BIT，STD_LOGIC或STD_ULOGIC类型的数据(或者是这些数据类型的扩展，即BIT_VECTOR，STD_LOGIC_VECTOR或STD_ULOGIC_VECTOR)。3.算术操作符：用来执行算术运算操作。操作数可以是...
