verilog 每用一次函数任务就生成一个电路吗？

Answer 1

实际设计中verilog里不常调用函数，而是选用功能相似但更强的module。
verilog中函数的调用其实只是对语言的替换，也就是说，不管调用几次函数，只要在程序里是并行的语句行（如always块），那么片内综合时就会认为这是并行处理的，差别只在时序上存在，这种情况下，FPGA片内电路的生成就会是占用多个相同的‘电路’。

如果一定要用一组资源完成多次任务，最好是采用复用的方法。

Answer 2

如果你的“一个电路”是指的一个stdcell的话，答案很明确，不是！

如果 assign c = a*b 一个乘法器，不可能是一个电路

Answer 3

是一个个模块做的，一个模块 可以包含几个函数。