关于EDA VHDL语言的IF语句解释，，求大虾

Question

use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity miao is
port(clk:in std_logic;
reset: in std_logic;
co:out std_logic;
q1,q0: out std_logic_vector(3 downto 0));

end;
architecture one of miao is
signal cnt1,cnt0 :std_logic_vector(3 downto 0);
signal a : std_logic;
begin
process(clk)
begin
if clk'event and clk = '1' then
if reset = '1' then
cnt0 <= "0000";cnt1 <= "0000";
elsif cnt0 = "1001" then
cnt0 <= "0000";
else cnt0 <= cnt0 + 1;
if cnt1 = "0101" then
cnt1 <= "0000" ;
else cnt1 <= cnt1 +1;
if cnt0 = "1001"and cnt1 = "0101"then
a <= '1'; else a<='0';
end if;
end if;
end if;
end if;
end process;
q1<=cnt1;
q0<=cnt0;
co<=a;
end architecture one;
这个语句的进程部分IF语句是如何实现秒分进位的呢，，if和if之间有什么包含关系

Answer 1

cnt0是秒位，cnt1是分位，
if clk'event and clk = '1' then
if reset = '1' then
cnt0 <= "0000";cnt1 <= "0000";//当信号触发时或收到复位信号时（reset是复位信号），分位和秒位清零；
elsif cnt0 = "1001" then
cnt0 <= "0000";//完成上面一步后，执行这一句；当秒位计到9时（1001转十进制就是9），秒位清零；
else cnt0 <= cnt0 + 1;//如果没计到9，秒位就计一个数；
if cnt1 = "0101" then
cnt1 <= "0000"
else cnt1 <= cnt1 +1;//当分位计到5（二进制0101就是十进制的5）时清零；没计到5就计一个数；
if cnt0 = "1001"and cnt1 = "0101"then
a <= '1'; else a<='0'//当分位为5，秒位为9时，输出一个进位信号给a，否则a清零；
if嵌套语句建议参考c语言的同类语句，简单的说就是if的嵌套，越外围的指令优先级最高（例如：你里面的代码：
if clk'event and clk = '1' then
if reset = '1' then，
敏感端clk就比复位信号要优先，简单地说也是就如果clk的敏感信号没送过来，你复位摁几次都是一样的，
如果写成这样：
if reset = '1' then
if clk'event and clk = '1' then
就不管你有没有敏感信号（也称触发信号），摁下复位键，他就会对数据清零
）
最后说下其实时钟计不用这么麻烦，还有很多可以优化的地方；
恩，如果还在学的话，建议学下c语言，应该会对你有不小的帮助

其实这些涉及eda方面的东西都没什么人回答的，我已经说的很详细了，如果有什么不满意或出错的地方，希望能不吝指教