请问stm32f103zet内部adc采样率不够,外接adc的话,adc的采

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引言

在进行信号采样时，需要明确采样点数量、ADC模块参数配置、ADC_CLK频率及采样时间。首先，确定所需采样点以准确评估波形特性。接着，调整通道采样时间至多个周期，进而设定ADC_CLK频率，最终计算单次采样所需时间。

基本概念

采样周期包括转换时间与读取时间，其中读取时间极短，通常认为采样周期等于转换时间。转换时间涉及ADC将模拟量转换为数字量的过程，包括采样时间及12.5个ADC时钟周期。采样时间通过寄存器配置，设置越长，采样越精确。

采样时间、间隔与频率间存在关系，采样周期即间隔，采样频率为倒数。理论上，采样频率应大于信号频率的两倍，至少五倍以避免混叠失真。

如果为软件启动，转换时间即采样周期；如通过定时器触发，还需考虑定时器时间。

基本参数

STM32 ADC为12位，分辨率为2^12。采样速率表示每秒采样次数，通常以ksps或Msps表示。ADC采样频率需大于被测信号频率的两倍。

转换时间是转换速率的倒数，模拟信号转换为数字量需一定时间。量程与最低有效位LSB是模拟信号范围与分辨精度的度量。

STM32 ADC模块的通道对应IO引脚，F103系列拥有至少2个ADC，最多3个，内部集成逐次逼近型ADC，具备高达18个通道。

确定ADC采样频率的主要参数是可编程的通道采样时间。ADC耗时若干个ADC_CLK周期进行采样，由ADC_SMPR1和ADC_SMPR2寄存器中的SMP[2:0]位决定采样周期数目。例如，ADC_CLK=14MHz时，采样时间为1.5个周期，转换时间为14个周期，即1us。

系统时钟ADC_CLK通过RCC_CFGR配置，提供专用可编程预分频器，PCLK2分频后作为ADC时钟。分频比为2、4、6、8，相应ADC_CLK为12MHz、9MHz等。F103芯片手册明确ADC_CLK最大值为14MHz。