Verilog中有很多个module，是应该放在同一个文件中，还是分开放？
还有如何指定TOP_LEVEL source
以及如何相互调用
我已经在文件的开始加了 `include "greycode.v"
为什么在文件中调用greycode G1(EN,A,DATA_IN,B);的时候老是提示有错呢？好像不认识gerycode一样？
把所有这些文件放在同一个目录下，在top文件里实例化这些module就可以调用了
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top文件和新建一个module一样的，不过模块里主要是定义连线和实例化子模块，你随便找本verilog的教程就有啦：）
实例化是这样的，greycode是你的module名字，G1是实例化名字（可任意），后面括号里的东东需要跟你定义的端口顺序一致。建议不要采用这种顺序绑定的形式，建议采用端口命名绑定方式
你可以先找本基本的verilog语法书看看，上手很快的
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你greycode.v的module名字是叫greycode吗
另外，greycode.v是放在同一个目录下吗
Verilog中有很多个module,是应该放在同一个文件中,还是分开放?
分开放，这是verilog coding style的一种良好习惯，每个文件里面只包含一个独立的module 把所有这些文件放在同一个目录下，在top文件里实例化这些module就可以调用了 --- top文件和新建一个module一样的，不过模块里主要是定义连线和实例化子模块，你随便找本verilog的教程就有啦：）实例化是这样的，grey...
初学者请教Verilog.不同的module可以放在同一个.V文件里吗
1.分开放，这是verilog coding style的一种良好习惯，每个文件里面只包含一个独立的module 2.把所有这些文件放在同一个目录下，在top文件里实例化这些module就可以调用了 3.top文件和新建一个module一样的，不过模块里主要是定义连线和实例化子模块，你随便找本verilog的教程就有啦：）实例化是这样的，...
verilog编写多个模组时,需要写在一个v文件里面吗
一般不写到一个文件里面，推荐的做法都是一个模块用一个文件。只有那些用脚本自动化生成的模块才会将多个module放到一个文件去。
verilog中在同一模块中调用其他多个模块,模块是顺序执行的吗
是。模块在语言形式上是以关键词module开始，以关键词endmodule结束的一段程序。在做模块划分时，通常会出现这种情形：某个大的模块中包含了一个或多个功能子模块。verilog是通过模块调用或称为模块实例化的方式来实现这些子模块与高层模块的连接的。按照每个模块并行工作的思路来调整设计。这给软件开发人员...
verilog的module中怎样循环调用另外几个module?
module topmod();...submod1 u1(...); \/\/这里就是调用子模块 submod2 u2(...);endmodule module submod1(...)...endmodule module submod2(...)...endmodule 上述所有放主程序topmod.v里即可。子程序也可以拆分出去，分别命名为submod1.v, submod2.v。
我要在verilog中大量调用同一个模块,调用的模块是要串行的,怎么做,大 ...
把这个模块写成当度一个module，然后采用例化调用的方式调用就OK拉。串行的更好，其实只用一个module单元就可以实现，重复利用这个单元，不过要另外写好，输入输出以及使能控制信号，并行的就必须要罗列多个module例化单元了，这样只能节约你手动写程序的开销，不能节约硬件开销。
一个设计好的Verilog文件(即一个设计模块),如何在其他设计文件(顶层...
这个的话只要在顶层文件中进行例化就可以使用了，一般verilog的教程上都有很多内容教例化方法的，你可以参考一下，有什么不明白的你可以具体点问我，这样问太笼统了
【急急急】Verilog的一些基本问题
也不会混淆。3，两个内部信号是不能相连的，从一个模块的外部看它是一个黑盒，只有输入输出可以与别的模块相连。对于补充，你说的变量是什么？如果是信号的话，参考2的回答。如果是parameter的话，把parameter单写一个文件，在所有需要用到这些参数的文件里写上include parameter文件名就可以。
多个verilog文件怎么共用一个变量
例如一个变量x，在module define里面定义，你想在module fx中调用，可以建立bdf文件，将各个.v文件形成元件，在define.v中将x设置为output，在fx.v里设置一个input x（也可以换个名字），将两个端口连接就好了。如果用模块调用的话挺麻烦的。宏定义我没用过，看看别人的吧。
Verilog模块中参数型变量可以再整个程序中使用吗?
可以参考opencores的代码，参数有办法在整个工程内传递。 比如在每个module前调用 参数文件 `include define.v ， 或者使用define 进行传递， 再或者defparam 。方法有很多。
