library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity fenpin is
port(clk:in std_logic;
clock:out std_logic)j;
end;
architecture art of fenpin is
signal count:integer range 0 to 500000;
signal clk_data:std_logic;
begin
process(clk)
begin
if clk'event and clk='1' then
if count=500000 then -------频率多大，你可以改这个 计算公式为
count<=0; f1=2*count*f2,f1为分频前的频率
clk_data<=not clk_data; f2为分频后的频率
else count<=count_1;
end if;
end if;
clock<=clk_data;
end process;
end art;
用VHDL语言描述一个分频器,将10MHZ分频成1KHZ,拜托高手帮忙!
begin if clk'event and clk='1' then if count=500000 then ---频率多大，你可以改这个 计算公式为 count<=0; f1=2*count*f2,f1为分频前的频率 clk_data<=not clk_data; f2为分频后的频率 else count<=count_1;end if;end if;clock<=clk_data;end process;end art;
基于VHDL的高速分频器设计:有一个10MHZ的时钟源,为得到4HZ,3HZ,2HZ...
use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnt10 is port(clk,rst,en : in std_logic;cq : out std_logic_vector(3 downto 0);cout : out std_logic);end cnt10;architecture behav of cnt10 is begin process(clk,rst,en)variable cqi : std_logic_vector(...
高速分频器设计(VHDL) 有一个10MHz的时钟源,为得到4Hz,3Hz,2Hz和1Hz...
USE IEEE.STD_LOGIC_SIGNED.ALL;ENTITY fenpin IS PORT(cp_50m:IN STD_LOGIC; --50MHz 输入50MHz cp0:OUT STD_LOGIC; --1MHz 输出1MHz cp1:OUT STD_LOGIC); -4s END fenpin;ARCHITECTURE behavior OF fenpin IS SIGNAL tout0:INTEGER RANGE 0 TO 49; --50分频 SIGNAL...
用VHDL编写N分频器
CLKIN_DIVIDE_BY_2 => FALSE, -- TRUE\/FALSE to enable CLKIN divide by two feature CLKIN_PERIOD => 0.0, -- Specify period of input clock CLKOUT_PHASE_SHIFT => "NONE", -- Specify phase shift of NONE, FIXED or VARIABLE CLK_FEEDBACK => "1X", -- Specify cloc...
用VHDL编写一个分频器,实现输出1MHz-1Hz之间的任意频率
clk 输入一个相对较大的频率,频率要多少就用N_diviseur除!LIBRARY IEEE;USE IEEE.Std_Logic_1164.ALL;ENTITY div IS GENERIC( n_diviseur : INTEGER := 2 );PORT ( clk : IN Std_Logic;clock : OUT Std_Logic);END ENTITY;ARCHITECTURE beha OF div IS BEGIN PROCESS (clk)VARIABLE ...
求用VHDL可以将50MHZ分别分成40MHZ,30MHZ,20MHZ,10MHZ分频器。
用PLL或DLL去配置时钟，软件都有自带现成的IP核。 PLL\/DLL即锁相环。
用VHDL设计一个数控分频器电路,要求三分频,占空比50%。
一些基本的我就不写了，这种三分频在具体工程中其实用的不多，可以说没用。不会叫你单独写一个几分频的VHD的写个N分吧，奇数和偶数都可以这样写，你照着搬就成。以后要写几千分频都这样写。最后分出假设就是10Msignal clk10MHZ :std_logic; beginprocess(clk,rst)variable cnt:integer:=0;if ...
求高手帮忙用vhdl编一个2,4,8,16分频程序
这是对时钟进行10分频的VHDL代码，2,4,8,16分频原理与其相同。entity clk_div is port (clk_in :in std_logic;clk_out:out std_logic);end clk_div;architecture Behavioral of clk_div is signal cnt:integer range 1 to 10;signal clk_temp:std_logic:='0';begin process (clk_in,cnt)...
VHDL 程序解释,识别器,分频器等,帮我程序后注释下,高手帮帮忙~急~!
判决器的功能相当于一个比较器。当巴克码识别器的输出大于等于自动门限的输出时，就输出一个“1”脉冲，否则就输出“0”脉冲。判决器的VHDL源程序为：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity panjueqi is port(a : in std_logic_vector(2 downto 0);...
一个VHDL编写的程序,请高手们帮忙纠错!!!
而如果要用你用的调用方式a1<= t2(1)(0);则必须这样定义：TYPE aaa IS ARRAY (0 TO 6) OF std_logic;TYPE table2 IS ARRAY (0 TO 3) OF aaa;希望我的回答对你有帮助。下面是已改好的程序，已编译通过。LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.std_logic_arith.ALL;USE ...
