什么是VHDL扩展标识符
扩展标示符也是一种标示符，比方说设计两个模块，一个模块的功能是38译码器，另一个是83译码器，定义实体的时候可以定义38译码器为decoder，定义83译码器为\\decoder\\，就像数学中x，x′，PS：这是我的理解，当然扩展标示符用法很广泛的
不符合1991vhdl标准的标识符是
Verilog HDL中的标识符是指用来声明数据，变量，端口，例化名等除关键字外的所有名称的组合。如：input a, 这里a就是一个标识符，用来代表一个输入端口的名称。Verilog HDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另...
VHDL中,可以构成标识符的字符有哪些?
VHDL的基本标识符包括：1.26个大写拉丁字母A~Z，2.26个小写拉丁字母a~z，3.10个阿拉伯数字0~9，4.字符“_”。其中，VHDL基本标识符的第一个字符既不能是阿拉伯数字，也不能是“_”；“_”既不能作为第一个字符，也不能是最后一个字符。
1987标准中对vhdl语言的标识符有哪些基本要求
首个符号必须是拉丁字母，下划线的前后必须有拉丁字母或者阿拉伯数字；不区分大小写拉丁字母。
vhdl语言中字母在任何情况都不区分大小写么?有没有例外?
VHDL中，只有基本标示符不区分大小写。扩展标识符是区分大小写的，枚举类型中的字符文字和字符串文字都是区分大小写的。
VHDL不是不区分大小写么
是的，VHDL的标准标识符是不区分大小写的。
VHDL语言,图中画横线的那个是不是写成“beh”和“behave”都行啊...
结构体的名称自己取，但是符合标识符的规则，与别的标识符不重名就行。beh 改成behave是可以的 但是程序名称 Entity 后面的 exam3 是不能随便改的 这个工程名字，必须和你建立Project 的名称要一致的
VHDL入门与应用图书目录
2.1 程序设计结构2.2 数据与类型 2.2.1 标识符规则 2.2.2 数据对象 2.2.3 数据类型和自定义类型 2.3 表达式与运算2.4 小结第三章：描述语句与过程设计 3.1 顺序与并行描述3.2 子程序与函数3.3 实例编程示例3.4 章节总结第四章：编程实例与应用 4.1 基础电路设计4.2 ...
在VHDL中怎样输入Q非,即Q的上面有一根小横线
VHDL的标识符中是没有上方带有小横线的符号的。你只能在命名的时候采用下划线+n或者+b的形式来区分低电平有效的信号。例如q_n。
数字逻辑电路的图书目录
7.1 VHDL程序的组成7.1.1 实体7.1.2 构造体7.1.3 包集合7.1.4 库7.1.5 配置7.2 VHDL的标识符、客体、数据类型和操作符7.2.1 VHDL的标识符7.2.2 VHDL的客体7.2.3 VHDL的数据类型7.2.4 子类型7.2.5 属性7.2.6 VHDL的运算操作符7.3 VHDL构造体的描述方法7.3.1 顺序描述语句7.3.2 并发描述语句7.3.3 断言...
