第10章-双稳态触发器-10.4主从JK触发器

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第10章深入探讨-双稳态触发器-10.4主从JK触发器

在电路设计中，主从JK触发器是一种独特的触发器结构，它由两个同步可控RS触发器组成，其动作受时钟脉冲CP的边沿触发。这种触发器在时钟周期的上升或下降沿执行状态切换，避免了单一触发器的“一次性变化”问题，但接成计数状态时需注意空翻现象。

主从JK触发器由主触发器和从触发器构成，主触发器作为控制中心，其输出决定从触发器的状态。时钟脉冲CP直接作用于主触发器，而从触发器的时钟取自CP的反相，通过非门实现。从触发器的逻辑关系由J、K信号输入端决定，它们与主触发器的S、R端进行交互，形成特定的逻辑表达。

分析四种不同的输入状态：当J=1，K=1时，触发器每来一个时钟脉冲就翻转一次；J=0，K=0时，触发器保持原状态；J=1，K=0时，无论初始状态，下一个状态必为0；J=0，K=1时，置0状态。这些行为在主从JK触发器的逻辑状态表中清晰展现。

值得注意的是，主从JK触发器的动作发生在CP下降沿，因此它是边沿触发的。例如，当给定连续脉冲CP和J、K信号，可以通过逻辑状态表预测触发器输出Q的波形变化，如初始为0时，第一、二个CP下降沿后触发器状态依次变为1、0，然后在J=K=1时翻转至1，保持在1状态直到下一次变化。

另外，T触发器是JK触发器的一种扩展，通过连接J和K端实现数据控制，当T=1时，T触发器进入计数状态，输出信号频率为CP的一半，作为二分频器使用。