用Verilog HDL写的 六进制和十进制计数器 以及30万分频器的程序，大家帮看看有错吗？急！

Question

六进制计数器
module cnt6_2(clr,clk,ena,q,cout);
input clr,clk,ena;
output[3:0] q;
output cout;
reg[3:0] q;
reg cout;
always @(posedge clk or posedge clr)
begin
if(clr)
begin q=4'b0000;cout=0;end
else if(ena)
if(q==4'b0101)
begin q=4'b0000;cout=0;end
else
begin q=q+1;cout=q[2]&&q[0];end
end
endmodule

十进制计数器
module cnt10_2(clr,clk,ena,q,cout);
input clr,clk,ena;
output[3:0] q;
output cout;
reg[3:0] q;
reg cout;
always @(posedge clk or posedge clr)
begin
if(clr)
begin q=4'b0000;cout=0;end
else if(ena)
if(q==4'b1001)
begin q=4'b0000;cout=0;end
else
begin q=q+1;cout=q[3]&&q[0];end
end
endmodule

30万分频器
module clkgen_v(clk,newclk);
input clk;
output newclk;
reg newclk;
reg[15:0] q;
always @(posedge clk)
begin
if(q<16'h752f) q=q+1; //16'h752f=2999
else q=0;
if(q==16'h752f) newclk=1;
else newclk=0;
end
endmodule
不好意思啊，是3万分频器，不是30万！~~！

Answer 1

六进制计数器:cout在什么情况下也不等于1,因为 if(q==4'b0101)时cout=0,而下一个状态q==4'b0000,也不会出现q==4'b0111,q==4'b1101,q==4'b1111这几种情况,如果作为进位,建议在(q==4'b0101)时cout=1,其他情况cout=0;

十进制计数器同上

3万分频器,这种结果占空比为1/30000,如果想要占空比为50%,可以计数到14999(3A97),然后清0,把newclk取反,这样高低电平各15000;

initial
begin
newclk <= 1'b0;
q <= 16'h0;
end
always@(posedge clk)
begin
if(q == 16'h3a97)
begin
newclk <= ~newclk;
q <= 16'h0
end
else
begin
q <= q + 1'b1;
end
end

每个模块注意初始化寄存器