VHDL中的问题

Question

variable data_out : integer range 0 to N;
data_out_vec : out std_logic_vector(log2(N) downto 0)
.....
.....
data_out_vec <= std_logic_vector(to_unsigned(data_out,log2(N)+1));
最后那句话是在做类型转换吗？还有就是to_unsigned是在干嘛？假设N是128

Answer 1

VHDL是强类型语言 不同类型的变量不能相互赋值
常用的类型是std_logic_vector、unsigned、signed和integer
如果仅使用IEEE标准库的话（最常用的std_logic_1164和numeric_std）
std_logic_vector和unsigned及signed可以简单转换如：
a_std <= std_logic_vector(a_uns);
a_uns <= unsigned(a_std);
a_sig <= signed(a_std);
而std_logic_vector和integer需要通过signed或unsigned进行间接转换
如a_std <= std_logic_vector(to_unsigned(a_int, width));
其中to_unsigned是numeric_std标准库中的一个类型转换函数 后面的参数width是目标变量的位宽 即赋值等式左边的a_std的位宽

Answer 2

你的理解就是正确的，类型转换！把类型转换成unsigned，前面得加use ieee.std.1164_unsigned.all;

参考资料：http://www.velocityreviews.com/forums/t618678-to_stdlogicvector-and-to_unsigned.html

Answer 3

应该是不行的，他们的语言代码和内部包含文件有所不同。 我觉得你可以把Verilog语言和vhdl写的分别生成各自的元器件，这两个器件的连接混用应该是可以的。