quartus错误问题

Question

Internal Error: Sub-system: WYS, File: /quartus/db/wys/wys_family_support.cpp, Line: 150Cannot get a string name for STRATIXV_PHY_CLKBUF and CYCLONEV.

Answer 1

(一)Quartus警告解析

1.Found clock-sensitive change during activeclock edge at time<time> on register "<name>"
原因：vectorsource file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。
措施：编辑vectorsource file

2.Verilog HDL assignment warning at<location>: truncated with size <number> to match size of target(<number>
原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]a;而默认为32位,将位数裁定到合适的大小
措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数

3.All reachable assignments to data_out(10)assign '0', register removed by optimization
原因:经过综合器优化后，输出端口已经不起作用了

4.Following 9 pins have nothing, GND, or VCCdriving datain port -changes to this connectivity may change fitting results
原因:第9脚，空或接地或接上了电源
措施:有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口就是这样用的，那便可以不理会这些warning

5.Found pins functioning as undefined clocksand/or memory enables
原因:是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。主要是指你的某些管脚在电路当中起到了时钟管脚的作用，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。
措施:如果clk不是时钟，可以加“not clock”的约束；如果是，可以在clock setting当中加入；在某些对时钟要求不很高的情况下，可以忽略此警告或在这里修改:Assignments>Timing analysissettings...>Individual
clocks...>...

6.Timing characteristics of deviceEPM570T144C5 are preliminary
原因:因为MAXII是比较新的元件在 QuartusII中的时序并不是正式版的,要等ServicePack
措施:只影响 Quartus的 Waveform