设计一个同步22进制计数器，用VHDL语言，帮帮忙吧兄弟们！！！！！

Question

计数时，个位为10进制计数，十位为2进制计数，宾且个位计满9向十位进位，当个位=1，十位=2时，计数器 复位

Answer 1

标题：图8 30状态移位计数器的PSP ICE模拟 F ig.8 PSP ICE s im u lation of th irty-state sh ift coun ter
篇名：双边沿移位寄存器的设计原理及其应用
说明：数器.作者对设计出的30状态移位计数器进行PSP ICE模拟,其工作波形如图8所示.图中,起始状态为11110,中止状态为11101.其逻辑功能达到了设计CJFD2004

标题：图1单光子干涉和路由实验原理简图LD为激光器,attn为衰减器,cir为环形器,C为耦合器,PC1,PC2,PC3和PC4为偏振控制器,PM1和PM2为相位调制器,SSG为同步信号发生器,cnt为光子计数器,DSG为延迟信号发生器,D1和D2为单光子探测器
篇名：光纤Sagnac干涉仪中单光子干涉及路由控制
说明：如图1所示,由分束比为50%:50%耦合器(C)、4个偏振控制器(PC1,PC2,PC3,PC4)、两个相位调制器(PM1,PM2)和长距离光纤连接成Sagnac环形干涉仪.CJFD2004

标题：图1十进制计数器的顶层原理图
篇名：基于EDA软件ispLEVER的现代数字系统设计
说明：(2)打开原理图编辑器,画出十进制计数器的顶层原理图,如图1所示。需要说明的是不同的数字系统其引脚锁定是不一样的,为了便于在实验箱验证蒀JFD2004

标题：图1定时器/计数器1的电路结构
篇名：PIC16F87X单片机异步计数器的应用
说明：定时器/计数器1的电路结构如图1.当TMR 1CS=1时选择计数器工作方式,当TMR 1CS=0时选择定时器工作方式.在计数器工作方式下外部计数信号的引CJFD2004

标题：图1模为12的计数器电原理图
篇名：在数字电路教学中引入现代EDA技术
说明：以使用74161设计一个模为12的加法计数器为例,电原理图如图1所示.其中引脚的安排:en为使能端;clear为清零端;clk为时钟;q0\q1\q2\q3为信号碈JFD2004

标题：图1传统8421码十进制递增计数器电路实现 F ig.1 C ircu it rea lization of dec im a l up-coun ter encoded by 8421BCD 图2多码分配后的十进制计数器状态卡诺图 F ig.2 K-m ap of dec im a l up-coun ter bym u lti-code state ass igm en t
篇名：多码技术在低功耗十进制计数器设计中的应用
说明：根据激励函数,就可以设计出基于8421码的同步十进制计数器电路,如图1所示.

标题：图2多码分配后的十进制计数器状态卡诺图 F ig.2 K-m ap of dec im a l up-coun ter bym u lti-code state ass igm en t
篇名：多码技术在低功耗十进制计数器设计中的应用
说明：在传统的8421码编码中,可看到编码状态冗余24-10=6个.利用多码分配技术,对状态进行重新分配,图2是根据6=3+3,分成两个四码编码后分配得到的CJFD2004

标题：图3多码分配后的门控8421码十进制计数器电路实现 F ig.3 C ircu it rea lization of dec im a l up-coun ter by clock-gated and m u lti-code state ass igm en t
篇名：多码技术在低功耗十进制计数器设计中的应用
说明：比较前后两次激励函数可知,经过多码分配后,部分地增加了组合电路的复杂性,同时,容易看到Q3具有最高的优先权,即当Q3=1时,Q2、Q1的值就可以CJFD2004

标题：图4余三循环码十进制计数器状态卡诺图 F ig.4 S tate K-m ap of dec im a l up-coun ter encoded byexcess three code
篇名：多码技术在低功耗十进制计数器设计中的应用
说明：P=12Cl·VD2D·fclk·Esw,式中,Cl为该节点的物理电容,VDD为电源电压,fclk为时钟频率,Esw(称为开关活动性)是每个时钟周期1/fclk中的平均输CJFD2004

标题：图5余三循环码十进制计数器电路实现 F ig.5 C ircu it rea lization of dec im a l up-coun ter encoded by excess three code
篇名：多码技术在低功耗十进制计数器设计中的应用
说明：Q′0=Q3Q1+Q3Q2Q1.其实现电路如图5.同样,这种编码不可避免地存在有冗余状态.表2、图6是根据6=3+3,分成两个四码编码分配得到的非冗余状态稢JF
请参考

Answer 2

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity count_22 is
port(clk,reset:in std_logic;
ten_put:out std_logic_vector(1 downto 0);
one_put:out std_logic_vector(3 downto 0));
end entity;
architecture art of count_22 is
begin
process(clk,reset)
variable ten_data:std_logic_vector(1 downto 0);
variable one_data:std_logic_vector(3 downto 0);
begin
if reset='1' then
ten_data:="00";one_Data:="0000";
elsif clk'event and clk='1' then
if ten_data="10" then
if one_data="0010" then
ten_data:="00";
one_data:="0000";
else one_data:=one_data+'1';
end if;
elsif one_data="1001" then
ten_data:=ten_data+'1';
one_data:="0000";
else one_data:=one_data+'1';
end if;
end if;
end process;
end art;