VHDL问题(注意是VHDL)：如何在一个时钟时钟上升和下降沿对同一个信号操作？

Question

--ce:out std_logic;
process(clk)
begin
if rising_edge(clk) then

ce<='0';

elsif falling_edge(clk) then

ce<='1';

end if;

end process;
编译出错，我知道不能同时在上升沿和下降沿操作，我想问如果要实现我要的功能，应该怎么做？

Answer 1

你这个功能语句逻辑是不对的，CE只有两种状态，所以上面的语句是无效语句。
请尝试比较语句，对时钟周期信号（当然要确定该时钟信号非系统时基，一般也不会是系统时基进行实时取样，半个周期前后的状态进行比较，若相等，则不操作；否则，对信号操作，此为电平跳变触发。