模拟电路 1、 基尔霍夫定理内容（仕兰微电） 基尔霍夫电流定律电荷守恒定律,即电路流入节点电荷与流同 节点电荷相等. 基尔霍夫电压定律能量守恒定律,即路路电压零. 2、平板电容公式(C=εS/4πkd)（未知） 3、基本三极管曲线特性（未知） 4、描述反馈电路概念列举应用（仕兰微电） 5、负反馈种类（电压并联反馈电流串联反馈电压串联反馈电流并联反馈）；负反 馈优点（降低放器增益灵敏度改变输入电阻输电阻改善放器线性非 线性失真效扩展放器通频带自调节作用）（未知） 6、放电路频率补偿目哪些（仕兰微电） 7、频率响应：才算稳定何改变频响曲线几（未知） 8、给查运放何相位补偿并画补偿波特图（凹凸） 9、基本放电路种类（电压放器电流放器互导放器互阻放器）优缺 点 特别广泛采用差结构原（未知） 10、给差电路告诉其输电压Y+Y-,求共模量差模量（未知） 11、画差放两输入管（凹凸） 12、画由运放构加、减、微、积运算电路原理图并画晶体管级运放电路（仕兰微电） 13、用运算放器组10倍放器（未知） 14、给简单电路让析输电压特性（积电路）并求输端某点 rise/fall间( 15、电阻R电容C串联输入电压RC间电压输电压别C电压R电 压要求制两种电路输入电压频谱判断两种电路何高通滤波器何低通滤 波器 RC< period - setup ? hold 16、钟周期T,触发器D1建立间T1maxT1min组合逻辑电路延 迟T2max,T2min问触发器D2建立间T3保持间应满足条件（华 ） 17、给某般序电路图Tsetup,Tdelay,Tck->q, clockdelay,写决定钟素同给表达式（威盛VIA 2003.11.06 海笔试试题） 18、说说静态、态序模拟优缺点（威盛VIA 2003.11.06 海笔试试题） 19、四级Mux,其第二级信号关键信号 何改善timing（威盛VIA2003.11.06 海笔试试题） 20、给门级图给各门传输延问关键路径问给输入使输依赖于关键路径 21、逻辑面数字电路卡诺图化简序（同步异步差异）触发器几种（区别优 点）全加器等等（未知） 22、卡诺图写逻辑表达使（威盛VIA 2003.11.06 海笔试试题） 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)（威盛） 24、please show the CMOS inverter schmatic,layout and its cross sectionwith Pwell process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题c ircuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define th e ration of channel width of PMOS and NMOS and explain? 26、标准倒相器P管宽比要比N管宽比（仕兰微电） 27、用mos管搭二输入与非门（扬智电笔试） 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay tim e)（威盛笔试题circuit design-beijing-03.11.09） 29、画NOT,NAND,NOR符号真值表transistor level电路（Infineon笔试） 30、画CMOS图画tow-to-one mux gate（威盛VIA 2003.11.06 海笔试试题） 31、用二选muxinv实现异或（飞利浦－唐笔试） 32、画Y=A*B+Ccmos电路图（科广试题） 33、用逻辑cmos电路实现ab+cd（飞利浦－唐笔试） 34、画CMOS电路晶体管级电路图实现Y=A*B+C(D+E)（仕兰微电） 35、利用4选1实现F(x,y,z)=xz+yz’（未知） 36、给表达式f=xxxx+xxxx+xxxxx+xxxx用少数量与非门实现（实际化简） 37、给简单由NOT,NAND,NOR组原理图根据输入波形画各点波形（ Infineon笔试） 38、实现逻辑（A XOR B）OR （C AND D）请选用逻辑种并说明 1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 39、用与非门等设计全加器（华） 40、给两门电路让析异同（华） 41、用简单电路实现A输入输B波形…（仕兰微电） 42、A,B,C,D,E进行投票数服少数输F（A,B,C,D,E1数比0 F输1否则F0）用与非门实现输入数目没限制（未知） 43、用波形表示D触发器功能（扬智电笔试） 44、用传输门倒向器搭边沿触发器（扬智电笔试） 45、用逻辑画D触发器（威盛VIA 2003.11.06 海笔试试题） 46、画DFF结构图,用verilog实现（威盛） 47、画种CMOSD锁存器电路图版图（未知） 48、D触发器D锁存器区别（新太硬件面试） 49、简述latchfilp-flop异同（未知） 50、LATCHDFF概念区别（未知） 51、latch与register区别,现用register.行级描述latch何产 （南山桥） 52、用D触发器做二颦电路.问状态图（华） 53、请画用D触发器实现2倍频逻辑电路（汉王笔试） 54、用D触发器、与或非门组二频电路（东信笔试） 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16频 56、用filp-floplogic-gate设计1位加器输入carryincurrent-stage输carryoutnext-stage. （未知） 57、用D触发器做4进制计数（华） 58、实现N位Johnson Counter,N=5（南山桥） 59、用熟悉设计式设计预置初值7进制循环计数器15进制呢（仕兰微 电） 60、数字电路设计必问Verilog/VHDL设计计数器（未知） 61、BLOCKING NONBLOCKING 赋值区别（南山桥） 62、写异步D触发器verilog module（扬智电笔试） module dff8(clk , reset, d, q); input clk; input reset; input [7:0] d; output [7:0] q; reg [7:0] q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 63、用D触发器实现2倍频Verilog描述 （汉王笔试） module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out; endmodule 64、编程逻辑器件现代电设计越越重要请问：a) 所知道编程逻辑器件 哪些 b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑（汉王笔试） PALPLDCPLDFPGA module dff8(clk , reset, d, q); input clk; input reset; input d; output q; reg q; always @ (posedge clk or posedge reset) if(reset) q <= 0; else q <= d; endmodule 65、请用HDL描述四位全加器、5频电路（仕兰微电） 66、用VERILOG或VHDL写段代码实现10进制计数器（未知） 67、用VERILOG或VHDL写段代码实现消除glitch（未知） 68、状态机题目用verilog实现（状态机画实比较差容易误解） （威盛VIA 2003.11.06 海笔试试题） 69、描述交通信号灯设计（仕兰微电） 70、画状态机接受125钱卖报机每份报纸5钱（扬智电笔试） 71、设计自售货机系统卖soda水能投进三种硬币要确找钱数（ 1）画fsm（限状态机）；（2）用verilog编程语要符合fpga设计要求（） 72、设计自饮料售卖机饮料10钱硬币510两种并考虑找零： （1）画fsm（限状态机）；（2）用verilog编程语要符合fpga设计要求；（3）设计工程使用工具及设计致程（未知） 73、画检测10010串状态图,并verilog实现（威盛） 74、用FSM实现101101序列检测模块（南山桥） a输入端b输端a连续输入1101则b输1否则0例a： 00011001 10110100100110 b： 0000000000100100000000 请画state machine；请用RTL描述其state machine（未知） 75、用verilog/vddl检测stream特定字符串（状态用状态机写）（飞利浦－唐 笔试） 76、用verilog/vhdl写fifo控制器(包括空满半满信号)（飞利浦－唐笔试） 77、现用户需要种集电路产品要求该产品能够实现功能：y=lnx其x 4位二进制整数输入信号y二进制数输要求保留两位数电源电压3~5v假 设公司接该项目交由负责该产品设计试讨论该产品设计全程（仕兰微 电） 78、sramfalsh memory及dram区别（新太硬件面试） 79、给单管DRAM原理图(西电版《数字电技术基础》作者杨颂华、冯毛官205页图9 －14b)问办提高refresh time总共5问题记起（降低温度 增电容存储容量）（Infineon笔试） 80、Please draw schematic of a 中国mon SRAM cell with 6 transistors,point out w hich nodes can store data and which node is word line control? （威盛笔试题cir cuit design-beijing-03.11.09） 81、名词:sram,ssram,sdram 名词IRQ,BIOS,USB,VHDL, SDR IRQ: Interrupt ReQuest BIOS: Basic input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR: Single Data Rate 压控振荡器英文缩写(VCO) 态随机存储器英文缩写(DRAM) 名词解释聊外文缩写罢比PCI、ECC、DDR、interrupt、pipeline IRQ,BIOS, USB,VHDL,VLSI VCO(压控振荡器) RAM (态随机存储器)FIR IIR DFT(离散傅立叶变换 )或者文比：a.量化误差 b.直图 c.白平衡 ___________________________________________________________
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