verilog符号及关键字使用说明

Answer 1

一、在verilog中的#符号用法

#符号表示延迟，其后跟随的数字表示延迟的长度，单位由`timescale设定。例如，`timescale 1ns/1ps意味着时间单位为1ns，精度为1ps。因此，#10.5表示延迟10.5ns。

二、always语句解释

always语句在仿真过程中不断重复执行。其语法格式为“always”。要让always语句有效，必须与时序控制结合使用。若always语句无时序控制，则会导致仿真死锁。

三、begin…end语句的用法

begin…end语句用于顺序执行多条语句。在使用时添加begin语句，有助于形成良好的编程习惯。若未使用begin…end，多个语句将仅执行一个。

四、initial语句详解

initial语句用于生成激励波形，用于电路的测试仿真。模块中可包含多个initial块，它们并行运行。initial常用于测试文件和虚拟模块的编写。

五、函数的标准写法

函数定义需包含输入参数，可以按照ANSI和module形式定义输入端口。函数内必须有一条赋值语句，给函数名对应的变量赋值。函数中不能包含时间控制语句，不可启动任务。描述语句必须可综合。

六、defparam语句的用法

defparam语句用于重定义参数值。当模块被实例化时，高层模块可以修改底层模块中使用parameter定义的参数值。defparam在编译时可重新定义参数值，但通常不可综合。建议使用"#"号后的参数语法重新定义参数。

七、任务(task)的定义与调用

任务定义包括task声明和一系列用来完成特定任务的语句。任务调用时，传入的端口变量需与定义时一一对应。在定义任务时，应遵循以下规则：在第一行不能列出端口名称；输入、输出和双向端口数量不受限制；可包含不可综合的操作语句；可调用其他任务或函数，甚至自身；不能包含initial和always过程块；在定义中可包含中止任务的disable语句。