懂EDA的请进

Question

24秒倒计时系统设计
一.设计内容
设计一个基于CPLD/FPGA的篮球比赛所用24秒倒计时电路系统。起主要功能包括：开始从24秒倒计时；
球出界计时暂停；犯规后回到起始状态；计时到0时蜂鸣器发出警报并彩色LED灯跑马灯显示（状态自选），重新开始倒计时；
设定起始时间为23~01秒。
二。基本要求
1.用VHDL语言编写24进制减一计数器模块，开始倒计时，暂停，复位，驱动报警器及显示器等功能；
2.用VHDL语言编写报警器等模块，计时到0蜂鸣器发出警报及LED灯驱动信号；
3.用VHDL语言编写计时器显示模块，以十进制显示时间24~0秒；
4.调用上述模块，用电路图编辑方式生成顶层模块实现系统功能，在EDA实验设备上实现功能验证。
三.提高部分
1.用VHDL语言编写时间设定模块，可以设定起始时间为23~1秒的功能
2.用VHDL语言编写彩色LED等跑马灯显示模块，显示完整的24秒倒计时电路系统功能.

只要能帮我把VHDL的的程序写出来就行，所有分全部奉上。
本以为百度知道只是一个帮助人的平台，没想到很多人竟以分来作为对一个问题的评价，分多分少其实也并代表不了什么，甚至还有人把它与钱挂上了钩，那就辜负了百度的一片好意，希望某些人能够心胸开阔一些，秉着百度的旨意进入这个平台，谢谢合作！

Answer 1

真懂得应该不会回答吧，费死劲学会了就指着这个吃饭呢，估计得三五千人民币吧。

Answer 2

大学课程设计吧？
以前我们做的是交通灯记时控制系统。

Answer 3

懂得也不会帮你

Answer 4

"提问者：fightiger - 秀才 二级"你好！

说实话，对于常用VHDL的人来说，这只是件小事。
但事虽小，毕竟还是要花时间的呀，谁会为了区区200分，给你付出这么多时间呀。

其中，计数器模块很多书上有现成的电路，可以参照电路图，用VHDL搭门级的电路。
报警和计时模块，其实就在计数器的基础上多几个输出端，就行了。

程序我可不想给你写，你自己好好学吧。

软件用Quartus，CPLD选型可以用Altera的MAX3000A系列，和Quartus软件是配套的，都是Altera公司的。

本以为百度知道只是一个帮助人的平台，没想到很多人竟以分来作为对一个问题的评价，分多分少其实也并代表不了什么，甚至还有人把它与钱挂上了钩，那就辜负了百度的一片好意，希望某些人能够心胸开阔一些，秉着百度的旨意进入这个平台，谢谢合作！
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本以为百度知道只是一个帮助人的平台，没想到很多人竟把它当作一个偷懒的捷径，为了完成课程设计，居然公然让别人帮自己做作业，那就辜负了百度的一片好意，希望某些人能够心胸开阔一些，秉着百度的旨意进入这个平台，谢谢合作！

Answer 5

你的课题蛮难的啊

Answer 6

这个不是很难，但做起来要费点功夫。建议你自己多去图书馆查查资料，然后试着自己编，如果你可以把它搞定，VHDL语言基本上算入门了。何不借这个机会多学学呢？当然咯，如果你愿意出钱的话，我可以帮你搞定。