quartus如何将原理图转成verilog格式
是不是
file----create/update----create hdl design file for current files 那里？
请问,如何用quartus生成原理图的verilog内置门格式
工程文件编译好，代码跑通无错误后，双击Tasks栏里面的Compile Design-->Analysis & Synthesis-->Netlist Viewers-->RTL Viewer 如图所示：
...中如何原理图(.bdf文件)可以直接转化为Verilog语言文件(.v文件...
可以的，选择File\/Create Update\/Create HDL file for Current file，选择Verilog HDL，Ok
...的 .gdf格式的图形输入文件 怎么 转换成Verilog HDL语言文件。_百度...
1.打开原理图文件 2.选择 File--Creat\/Update--creat HDL design file from current file 3.在弹出的对话框中选择VHDL或Verilog HDL文件
quartus如何将原理图转成verilog格式
是的，转换的时候注意先选中工程视图里面对应的工程文件，原理图该定义为输入输出的管脚都要定义好。
我用quartus画出了电路图,怎样直接得出相应的verilog程序?
打开要转换的文件,在File \\ Create\/Updata \\ Create HDL Design File for Current File,中选 Verilog HDL选项就行了,注意,最好在每个节点上都加上标号,否则生成的文件里有很多系统添加的信号名称,不方便看代码
quartus中怎么把顶层图生成VHDL程序
1、如果你是各元件的顶层调用，原理图是不能够转换成VHDL程序的。顶层调用要么用原理图，要么就用VHDL语言或者Verilog语言编写，quartus ii不能把两者相互转换。其实也不需要转换啊，两者是等价的嘛，何必呢~2、如果你是单一元件,你在原理图文件中找到该元件的封装图，双击它就能得到该元件的代码了。
...用原理图,子模块用verilog hdl语言描述,这个怎么实现
这个只要在quartus建一个原理图文件，作为顶层文件。然后再建verilog 文件，不要综合编译，写完程序后，从file-create \/update create symbol files for current file ，大致意思就是把写成的verilog(.v)文件转换成原理图(.bdf)的一个模块，然后在原理图选择库的时候把这个图添加进去就行了！
Quartus ii9.0中原理图编辑能否转化为文本编辑?
可以的 1.打开原理图文件 2.选择 File--Creat\/Update--creat HDL design file from current file 3.在弹出的对话框中选择VHDL或Verilog HDL文件
如何将原理图导成文件夹?
1、打开quartus II，用verilog源文件，先点击file文件，下来菜单点击create\/update。2、然后我们选择右侧的create symbol file for current file生成原理图。3、打开后界面随意右键弹出下来列表，选择insert。4、右边出现选择菜单，点击选择symbol。5、在选择的框中选择点击一个你需要的路径点击即可生成原理图...
如何在ModelSim中仿真Quartus的bdf文件和IP核
首先需要将.bdf原理图文件转换为Verilog HDL等第三方EDA工具所支持的标准描述文件。在Quartus下，保持*.bdf为活动窗口状态，运行[File]\/[Create\/Update]\/[Create HDL Design File for Current File]命令，在弹出窗口选择文件类型为Verilog HDL，即可输出*.v顶层文件。Altera的基本宏功能的功能（行为）仿真...
