如何使用Allegro 在PCB板内部挖空一个区域？如何设置禁止铺铜区域？

Question

问题意思是：我们在制作项目的时候，经常要在原来的pcb内部挖空一个区域（如矩形区域）； 在铺地时，有些功能模块不想要铺地，要设置一个禁止铺铜区域；
请问这在Allegro 里面这些怎么操作？具体步骤是？

Answer 1

1、鼠标设定：在Allegro视窗 layout时，每执行一个指令例：Add connect, Show element等鼠标会跳到option窗口，这样对layout造成不便。

控制面版＞滑鼠之移动选项中，指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置。

2、Allegro布局基本知识

a、摆放的方法：Edit –> move或mirror或rotate

b、关于电容滤波，当有大电容和小电容同时对一点滤波时，应该把从小电容拉出的线接到器件管脚。即靠近管脚的为最小的电容。

c、各层颜色设置：top –> 粉色；bottom –> 蓝色

3、查看线宽

Display----Element（右边Find里面只勾选Cline Segs），然后点击走线，在弹出的信息里面可以看到 width 信息。

4、查看线长

Display----Element（右边Find里面只勾选Cline），然后点击走线，在弹出的信息里面可以看到 CLINE length 信息。

5、Hilight时的两种不同的显示方式（实线和虚线）

在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示，不勾则虚线显示，实线比较容易看清。

6、显示过孔焊盘轮廓

Setup->DesignParameters点击Display栏，选中右边的Display planted holes。

7、当我们要RENAME背面元件时不成功

选Edit/property，选中背面所有元件（FIND中选component），分配一个auto_rename属性,然后再rename一次。

8、定义某部分区域不能有测试点

在ManuFATuring/no_probe_bottom这层加上一块SHAPE则可.当用Route/Testprep/create Probe来create这块区域的测试点时会失败，出现的提示为：Pin out of bounds。

9、CRTL键在Allegro中的使用。

在执行逐个多选指令像Hilight、其他命令之Temp Group时，按住CRTL键可以实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。

10、 Allegro 如何关闭铺铜（覆铜）shape的显示

Allegro 的shape 默认显示模式是通过 菜单 “Setup” -> “User Preferences…” ，然后在弹出的 “?User Preferences Editor” ?用户配置窗口中选择 “Display” 选项下的 “shape_fill”, 勾选对应的选项即可实现 禁止铺铜显示还是显示铺铜边框功能。

11、更新封装

封装修改后，在allegro下palce--update symbols。在package symbol下选择要更新的封装。

注意勾选? update symbol padstacks、Ignore FIXED property。

12、约束规则的设置概要

a）约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等

b）主要用spacing rule set 和 physical rule set

13、如何保护自己的Project。

Allegro14.2中Allegro Design Expert之Editor. File>Properties选择Password. 输入密码，再钩选Disable export of design data项，这样你的Project就不会被人盗用了。

Answer 2

Cadence Allegro 画完PCB 铺完铜箔(覆铜)后，如果需要再对PCB进行布线检查或调整，总感觉那些shape好碍眼，Allegro 的铺铜 shape 能否设置得像 pads 一样，默认只显示铺铜边框或者默认不显示呢？Allegro 能否单独关闭铺铜shape的显示而保留布线trace单独显示呢？作为如此强大的EDA设计软件，连这种功能都不能实现？您觉得呢？Follow me, 秀给你看！
　　Cadence Allegro 的shape 默认显示模式是通过 菜单 “Setup” -> “User Preferences…” ，然后在弹出的 “?0?2User Preferences Editor” ?0?2用户配置窗口中选择 “Display” 选项下的 “shape_fill”, 勾选对应的选项即可实现 禁止铺铜显示还是显示铺铜边框功能，很是方便。
在一些特殊的地方，我们不允许铺铜，但是可以走线和打孔。这时我们想到的是在Allegro区域中画一个Route Keepout区域，来禁止所有的铜与线走进来。如果我们的线走进来，会报DRC错误。那我们怎么反这个错误消灭呢？下面就由小北PCB，为大家常用的两种方法：

第一种：执行Wavie DRC，把允许错误的DRC隐藏起来。



我们执行Display 》status可以查看隐藏的DRC个数，如下图所示：



第二种：允许在此区域内打孔走线，但不允许铺铜。

执行：Edit》properties命令。选择禁止布线区域，系统自动弹出如下窗口：



今天的内容：Allegro中如何在禁止铺铜区打过孔或走线就讲到这里了，更多的知识点，请关注小北PCB。

Answer 3

我用的是allegro 16.3，在菜单shape->manual void->中有很多命令，可以做多种方式的避让（void），你可以先正常铺铜，然后用shape->manual void->polygon（多边形）命令设置需要禁止铺铜的区域，铺铜层就自动避让开了。

追问

1.要在原来的pcb内部挖空一个区域，把这个区域的材料挖去（能够让排线从底面穿到顶面、或是从顶面穿到底面），这个要做怎么操作呢？
2.在Allegeo里面可有单独显示走线、没有显示铜箔的吗？怎么操作？

Answer 4

打开 pcb designer

file-new 选择BOARD，选择保存路径，命名后点击ok

首先设置图纸大小：setup-design parameter-design；

设置层叠结构：setup-cross section,就是设置几层板，还可以看阻抗这些；

设置板框：在outline绘制闭合图形板框；

设置禁止布线层：route keepin层绘制区域，布线只能在这里面，route keepout层绘制区域，布线不能再这里面绘制；

每次执行工程，不管是pcb，还是元器件封装，cadence都会备份，生成一些.jrl,.log文件等，我们直接删掉就好；

封装里面只保留.dra,.psm,.pad文件即可；

pcb里面就只需要保留.brd文件即可；

分类: Cadence

Answer 5

最有效的方式是：是建立Shape Keepout，方法是Setup-Areas-Shape Keepout，这样你还可以在避让区域走线和打过孔。