能不能帮忙编一下~谢谢啊
追答这个首先要晓得你用什么器件和软件，建议自己试试做做吧，已经讲的很清楚了。
用VHDL语言设计分频器,要求是将一频率(50Mhz)进行1-32分频,只要整数分 ...
使用5个按键，可以产生32个状态，输入到分频模块，控制进行1-32分频，这样就可以了。希望能有用。
【菜鸟求教:请用vhdl语言设计一个分频器。50分拜谢!!!】
USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fre_div IS PORT(clk32mhz : IN STD_LOGIC;fq1 : OUT STD_LOGIC; --1hz fq2 : OUT STD_LOGIC); --1Khz END ;ARCHITECTURE one OF fre_div IS SIGNAL clk1hz,clk1khz:STD_...
用VHDL编写N分频器
CLKFX_MULTIPLY => 4, -- Can be any integer from 1 to 32 CLKIN_DIVIDE_BY_2 => FALSE, -- TRUE\/FALSE to enable CLKIN divide by two feature CLKIN_PERIOD => 0.0, -- Specify period of input clock CLKOUT_PHASE_SHIFT => "NONE", -- Specify phase shift of NONE,...
用VHDL编写一个分频器,实现输出1MHz-1Hz之间的任意频率
BEGIN IF (clk'EVENT AND clk = '1') THEN IF (compteur >= n_diviseur-1) THEN compteur := 0;clock <= '1';ELSE compteur := compteur + 1;clock <= '0';END IF;END IF;END PROCESS;END ARCHITECTURE;
如何实现CPLD计数功能的调试??
一、实验目的 1. 熟悉CPLD的开发软件的基本使用。2. 掌握CPLD逻辑电路设计方法。3. 会用逻辑分析仪进行数字电路的测试分析。 二、实验任务和内容1. 在CPLD中设计一个多位计数器电路,设计要求为: (1)6位十进制加法\/减法计数器,运行过程中可改变加法或减法;(2)输入计数信号频率最高1MHz,信号电平为0～5V的脉冲...
指数函数衰减的信号发生器的电路,要详细的电路图!
1系统设计方案 本文提出的采用DDS作为信号发生核心器件的全数控函数信号发生器设计方案，根据输出信号波形类型可设置、输出信号幅度和频率可数控、输出频率宽等要求，选用了美国A／D公司的AD9850芯片，并通过单片机程序控制和处理AD9850的32位频率控制字，再经放大后加至以数字电位器为核心的数字衰减网络，...
SJA1000发送数据的波形总是只有一个低起始,后面就是高电平,FPGA配置...
采用基于ARM微处理器的单板机系统建立...S3C44B0x 的数据、地址和控制信号线...总线上的设备节点之间直接通过SJA1000...这些缓冲页的一部分作为接收缓冲区,...
