定义了一个多位宽数据：
singal cnt1: std_logic_vector(3 downto 0)
下面对他赋值：
cnt1 <= (others => '0');
表示的意思是
cnt1(3) <= '0';
cnt1(2) <= '0';
cnt1(1) <= '0';
cnt1(0) <= '0';
也可以写成
cnt1 <= "0000";
用OTHERS写法的好处是，不需要介意位宽，如果使用下面的方法，这样如果修改位宽为5位后，“0000”要改成“00000”，
而开始的写法则不用改。
定义了一个多位宽数据：
singal
cnt1:
std_logic_vector(3
downto
0)
下面对他赋值：
cnt1
<=
(others
=>
'0');
表示的意思是
cnt1(3)
<=
'0';
cnt1(2)
<=
'0';
cnt1(1)
<=
'0';
cnt1(0)
<=
'0';
也可以写成
cnt1
<=
"0000";
用OTHERS写法的好处是，不需要介意位宽，如果使用下面的方法，这样如果修改位宽为5位后，“0000”要改成“00000”，
而开始的写法则不用改。
vhdl语言里的cnt1:=(others=>'1')是什么意思
cnt1 <= (others => '0');表示的意思是cnt1(3) <= '0';cnt1(2) <= '0';cnt1(1) <= '0';cnt1(0) <= '0';也可以写成cnt1 <= "0000";用OTHERS写法的好处是,不需要介意位宽,如果使用下面的方法,这样如果修改位宽为5位后,“0000”要改成“00000”,而开始的写法则不用改。 本回答由提问...
请教VHDL,这句话的含义: cnt <= (others => '0'); 谢谢了,在手册上没...
这个是给cnt赋零的意思，还可以这样用 比如说cnt是std_logic_vector(7 downto 0）；那么cnt<=(1=>'1',others=>'0')；就表示给cnt的第1位赋1，其他位的全部都赋0，结果cnt=“00000010”；希望这样说你可以懂得这种赋值语句的用法！！
请教VHDL,这句话的含义: cnt <= (others => '0'); 谢谢了,在手册上没...
cnt应该是一个多位的信号或者输出端口,这语句的意思是给cnt的每一位都赋0,执行结果是cnt=0 ——Medied.Lee MediedLee | 发布于2010-11-11 举报| 评论 1 0 看过一段程序:elsecnt <= (others => '0');所以这句话得意思就是cnt赋0。others 作用应该是用于限定的……逻辑更严格一些。 xibu110200...
在VHDL设计中,给时序电路清零(复位)有两种方法,他们是什么?
同步清零和异步清零。同步清零是指与时钟同步，即时钟触发条件满足时检测清零信号是否有效，有效则在下一个时间周期的触发条件下，执行清零。异步清零是清零信号有效时，无视触发脉冲，立即清零。
VHDL电子时钟设计
sec1,sec0:out std_logic_vector(3 downto 0);---秒高位\/低位 co:out std_logic);---输出\/进位信号end SECOND;architecture SEC of SECOND isbeginprocess(clk,clr)variable cnt1,cnt0:std_logic_vector(3 downto 0);---计数beginif clr='1' then---当ckr为1时,高低位均为0cnt1:="0000";cnt0...
求一VHDL语言的八位十进制频率计程序,要能下载实现功能的.谢谢,能用...
if cqi < 9 then cqi:=cqi+1;cout<='0';elsif cqi=9 then cqi :=(others =>'0');cout<='1';end if;elsif ena='0' then cqi:=(others =>'0');end if;end if;outy <=cqi;end process;end behv;4位10进计数器 library ieee;use ieee.std_logic_1164.all;entity cnt10_4 ...
基于vhdl语言的8位数字频率计的设计
4 利用VHDL语言设计频率计 10 4.l 系统功能的分析与电路设置 10 4.2 测频原理 11 4.3 测频专用模块工作功能描述及VHDL程序 13 4.3.1 FCH 13 4.3.2 计数器模块（CNT1\/CNT2） 14 4.3.3 控制模块（CONTRL） 16 4.3.4 脉冲宽度和占空比测量模块设计 18 4.3.5 GATE 21 4.3.6 测...
求用VHDL语言实现 十进制同步减法计数器(异步清零、同步预置、下降沿触...
BO<= '1';i_cut <= "1001";else BO<= '0';end if;end if;end if;end process P1;--进程P2将输出信号赋予真正的输出；如果输出不单列一个进程，那么仿真会出现错 --误，因为计数阶段不能直接读取输出Q的值。P2 : process(i_cnt)begin Q <= i_cnt;end process P2;end arch;--*-...
求:十进制减法计数器的Verilog HDL仿真测试程序
用的是VHDL 该程序实现的功能：设计一个至少4位的十进制计数器，具有加减计数功能和置数功能，并能通过数码管显示计数结果。减数为零时发声报警。加数为9999时报警 ---这个程序中clk接1KHZ时个位每秒变化一下--- ---D:\\VHDL\\test\\test\\four\\three\\4位数码管级联\\加计数--- library ieee;use iee...
翻译一下这几个VHDL程序
另外说一句 信号量可以看成是内部电源线路 有硬件特性 是有先后顺序的，而变量 是可以随时改变的 如果不明白 可以查查C语言中的volatile关键字（VHDL里面没有这个关键字，但意思是一样的）LIBRARY ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;--不解释 ENTITY cnt10 IS -...
