下列VHDL语言什么意思？求注解

Question

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL ;
ENTITY func IS
PORT a : IN STD_LOGIC_VECTOR (0 to 2 ) ;
m : OUT STD_LOGIC_VECTOR (0 to 2 ) ;
END ENTITY func
ARCHITECTURE demo OF func IS
FUNCTION sam(x ,y ,z : STD_LOGIC) RETURN STD_LOGIC IS
BEGIN
RETURN ( x AND y ) OR y ;
END FUNCTION sam
BEGIN
PROCESS ( a )
BEGIN
m(0) <= sam( a(0), a(1), a(2) ) ;
m(1) <= sam( a(2), a(0), a(1) ) ;
m(2) <= sam( a(1), a(2), a(0) ) ;
END PROCESS ;
END ARCHITECTURE demo ;

Answer 1

很简单啊，sam就是个类似c里面的函数啊
随便输入一个三位向量a输出三位向量m（向量可以类比c中的数组）
M0=a0与a1或a1
M1=a2与a0或a0
M2=a1与a2或a2然后画个真值表看看什么功能就好了

追问

FUNCTION sam(x ,y ,z : STD_LOGIC) RETURN STD_LOGIC IS
BEGIN
RETURN ( x AND y ) OR y ;

这句是不是有错误，Z变量没有用到

追答

没用到就没用到啊，最多多余而已，没有错啊