求dsp设计交通

Question

没学过dsp,但是毕设的时候老师分了这个题目给我,要求设计硬件并用汇编语言写程序,而且要求自己买器件,变态死了!!
真的不会啊,求助......
设计交通灯啦
唉,不要给我复制dsp信息啊,我不需要

Answer 1

DSP正在成为一种几乎无处不在的技术，不仅应用在众多消费电子、汽车与电话产品中，而且也进入越来越先进的设备。

诸如无线基站、雷达信号处理、指纹识别以及软件无线电等应用都要求极高的处理能力。这些新类型的高性能DSP应用推动独立处理器的性能走高，而为了提升性能，硬件解决方案也在不断发展。

在90年代初，设计者面临的挑战是，如何采用多个处理器以汇聚更多的处理能力，从而满足他们的性能要求。但是在协调多个处理器的功能时，系统级设计变得极为困难，更不用说这种方法既昂贵又浪费资源。

当第一种实现DSP的FPGA出现时，DSP设计者开始利用这种器件来支援处理器的能力。在这种方法中，FPGA通过加速DSP算法的关键部分(这对性能至关重要)，可以补充处理器的不足。

今天的专用FPGA，如Xilinx公司的Virtex 4或Altera公司的Stratix II等蕴藏着巨大的潜力，可通过并行化来提高性能。的确，DSP专用FPGA技术已显示出可提供比其它实现方案高100倍的性能优势(表1)。

图1：FPGA提供100倍于DSP的
MACOPS(每秒乘/加运算数)。MACOPS是
时钟频率与乘法器个数的乘积。

因此，在FPGA中包含一颗标准DSP的情况变得越来越普遍，而且预计以此种方式来使用FPGA的设计将迅速增加。

设计挑战

不过，伴随着这种强大的硬件能力，设计者面临如何有效实现这些基于FPGA的DSP系统的问题。这种大型的复杂设计对传统的DSP设计方法提出了挑战。这在很大程度上是因为以下事实，即在DSP应用中，传统的FPGA设计流程没有充分利用一个高效设计流程的两个关键要素：综合技术与可移植IP。

那些利用综合技术来设计ASIC的人都很清楚综合技术的优势。对基于FPGA的DSP来说，该技术是关键，它使设计进入处于高级的抽象水平并能自动探索面积与性能之间的折衷。快速设计进入与高抽象水平及自动化的结合，不仅能提供单一的设计示例，而且还能提供各种可供选择的实现结果。

对于性能优先于面积的应用来说，它可能需要包含数百个乘法器的实现方案。这种方法将具有很快的速度，但也会消耗大量硅片面积。同样，对于那些对面积更敏感的应用来说，实现方案应使用性能较低、数量较少的乘法器，以得到占位面积更小的结果。这些类型的折衷对基于FPGA的高级DSP的开发来说至关重要，因而要求有功能强大的工具。

高效DSP开发的另一个关键要素是拥有恰当的构建模块或IP。适合于这些应用的IP具有两个主要属性：可扩展性与可移植性。

与适用性相对较低的同类IP相比，可扩展IP使设计者无需牺牲效率即能构建定制IP功能。新功能模块是高效的，因为在后续的综合过程中，未用的或不必要的部分将被优化掉。

可移植性也能保证效率。DSP设计者必须能在设计出算法以后，无需进行修改即可在任何FPGA供应商的产品上运行它们。这种可移植性将提供极大的效率与自由度，以方便选择一种最佳实现方案。

DSP验证也构成挑战。当验证DSP时，信号调试与分析变得更复杂，并不仅仅限于检查时域、频域曲线及散布图。由于数字信号的特征取决于其采样时间和离散幅度，DSP验证工具必须能有效定义及操作多速率DSP应用中的时间。

此外，它们还必须易于从全精度浮点仿真转换到有限字长定点仿真。同时，它们还需要一种用于对DSP算法进行建模的语言，包括对时间、定点资源与并行性等概念的本地支持。

整合方法

设计技术方面的最新进展为解决DSP设计者的独特挑战提供了令人兴奋的解决方案。由Mathworks公司提供的Simulink是一种基于数学模型的系统设计环境，为DSP设计者提供了强大的建模与仿真功能。该环境能处理多速率离散时间定义与管理以及单源浮点仿真等DSP问题。

图2：基于FPGA的DSP设计流程。

对于FPGA实现来说，DSP综合是一项将DSP验证与最佳DSP实现链接在一起的关键创新。借助嵌入在Synplify DSP工具中的能力，设计者可以采用一种自动式且独立于器件的方法来检查实现过程的折衷并完成目标映射。

将DSP综合与Simulink联合使用，可将系统架构师与硬件设计师的专长整合到一个公共环境中。系统架构师可以为Simulink创建一个独立于供应商的模型，使设计进入点保持在纯算法层面，从而将他的注意力集中在更高层次的设计功能上。

当模型转交给硬件设计师时，规范没有任何架构含义。只要建模环境中的DSP验证工具允许无缝集成综合引擎，硬件设计师无需修改验证源就可检查架构方面的折衷。

由于验证源保持一致，所以系统架构师不用担心硬件实现问题，而硬件设计师也不必费劲地去研究DSP算法规范。此外，这还能保证设计完整性与最优化，并提高两个团队成员的工作效率。

该设计方法的关键是采用通用DSP库。供应商专有的IP会使算法设计陷入到不必要的实现细节中。采用一个与架构参数无关的通用DSP功能库，设计将根据高层规范来产生输出。

借助一个高层功能库，甚至与DSP功能有关的延时也能被推迟到架构优化阶段来处理。这是通过DSP综合来完成的。诸如DSP综合、Simulink及可移植库等创新都是改进DSP设计的关键元素，但将这些能力集成到一个总的方法学中也非常关键。最佳的DSP设计流程可为现有设计能力增加通用库以及整合DSP综合与Simulink的能力(参见图2)。

在设计规范时，系统架构师只需在纯粹的算法抽象层面上操作。通过使用功能块，设计师可用类似的DSP概念来捕获算法。

在设计流程的后期，由于Simulink具有DSP验证环境特性，算法验证因而变得非常容易。可视化、调试以及内置的加速器等能力使设计者更容易实现离散时间设计的快速仿真。

这种设计方法的引擎就是DSP综合，它决定了面积、性能等系统级目标。这个步骤旨在创造出一种能消耗最少的资源并达到所需性能的架构。通过采用折叠、系统范围重定时以及增加延时等适当的系统级优化技术，DSP综合能满足系统级性能目标。

所得到的架构可由独立于供应商的可综合RTL代码来生成。由于设计保留了独立于供应商的特性，RTL综合工具的全部能力可以被用于执行进一步的设计优化。

与传统设计流程相比，上述DSP设计方法具有明显的优势。随着设计规模增大，仅是由于其无延时的算法及无需时间来同步多条路径，DSP综合流程就超过了传统方法。

比较DSP综合与传统流程的设计结果表明，即使在不同的优化情况下，前者也一样有改进。当在DSP综合期间不执行高级优化时，所得到的任何优化主要归功于RTL综合。即使没有DSP综合优化，在所有测试电路中采用的逻辑单元数量也会一如既往地减少，而性能也会得到改善。

我们需要考虑几种不同的优化情况。当允许进行资源共享时，常常希望在资源利用上有明显的改进，即使以牺牲某些性能为代价。测试电路已经证明了这一点，即以性能的明显下降为代价可以显著减少消耗的资源。

这种优化技术最适合在资源有限但允许性能有一定下降的情况下使用。重定时优化技术是增强DSP综合结果的另一个选项。采用这种方法时，尽管可能要以消耗更多的资源为代价，但与单独的DSP综合及传统设计方法相比，性能将有显著提升。

为达到定时目的，一些DSP综合解决方案在架构层上重新分配寄存器并引入一些管道。采用门级重定时可以补充这种高级定时，两者的结合使用将获得最佳的优化结果，且无需增加任何资源即可获得明显的性能改进。

作者：Andrew Dauman

应用工程副总裁

Dirk Seynhaeve

DSP应用工程总监

Synplicity公司

自上而下直到物理实现的DSP设计流程
2005-3-28 15:07:37 电子设计应用 AccelChip公司 Dan Ganousis
世界正处于高科技下一波快速增长的开端， DSP已经成为业界公认的、将按指数增长的技术焦点。目前，大多数DSP设计已经能在半导体生产商(如T1、ADI、Freescale等)提供的通用DSP芯片上实现。通用处理器的价格相对比较便宜，并且有高质量和廉价的编程工具、方便快速实现DSP算法的支持，但开发人员更希望在原型创建和调试过程中能进行重新编程。

图1 通用DSP处理器的性能与通信领域需要的DSP处理性能的比较

速度的需要 现在，对电子系统的性能要求已经超过了通用DSP处理器的能力。图1显示了由宽带网络市场驱动的对DSP算法的性能需求与通用DSP处理器性能的差异。可以看出通用DSP的性能容量与新的宽带通信技术的需求之间的差距正以指数速率扩大。

传统上DSP开发者可以获得的改变通用DSP处理器性能的唯一方法就是将DSP算法注入到ASIC中，以达到加速硬件的目的。然而这种ASIC的解决方法实现起来非常困难，而且在ASIC上实现DSP算法是以牺牲可重编程的灵活性为代价的，同时还需要大量的非重复设计费用、漫长的原型初始化，以及购买大量昂贵的集成电路设计工具等。

随着先进的FPGA架构如Xilinx Virtex-II和Altera Stratix-II的引入，DSP设计者可以获得一种把通用DSP处理器的所有优点与ASIC的先进性能综合在一起的新型硬件。这些新型的FPGA架构可以优化DSP的实现，并能提供满足现今电子系统所必需的处理能力。

FPGA的优越性表现在它能允许DSP设计者做到“使结构适应算法”，设计者能够根据实现系统性能的需要最大限度地使用FPGA内部的并行资源。而在通用DSP处理器中资源是固定的，因为每个处理器只包含一些数量有限的类似乘法器一样的基本运算功能，设计者必须做到“使算法适应结构”，因而无法达到在FPGA中能够获得的性能。

图2 全球DSP收入预测

半导体工业的亮点

图2显示了整个DSP市场和片内算法市场(由FPGA、结构化ASIC和ASIC几部分组成)的年收入预测。其中，DSP片内算法市场今后三年内将以高于42%的年增长率增长，是整个半导体领域增长最快的部分。

现在DSP的设计团队所面临的挑战和二十世纪九十年代ASIC的设计者所面临的类似—DSP开发组如何用目标FPGA的设计方法代替通用DSP；如何去开发所需要的新的设计技巧；如何完善公司的设计流程；怎样才能提出新的DSP算法的实现方法，同时又不危及当前产品的开发计划。或许更重要的是，管理者怎样才能够使灾难性结果发生的可能性降低到最小。

AccelChip公司认为DSP的未来取决于新型设计方法的采用，而这种方法必须能使公司满足DSP市场对上市时间、成本的苛刻要求。和ASIC、FPGA的产生一样，对DSP变革的方式就是采用真正的、自上而下的设计流程。

图3 传统的DSP设计流程

传统自上而下的设计流程

传统上，DSP设计被分为两种类型的工作：系统/算法的开发和软/硬件的实现。这两类工作是由完全不同的两组工程师完成，通常这两个组在各自的接口之间被相对分开。算法开发者在不考虑系统的结构或软/硬件实现细节的情况下使用数学分析工具来创建、分析和提炼所需要的DSP算法；系统设计者则主要考虑功能的定义和结构的设计，并保持与产品说明及接口标准相一致。软/硬件设计组采用系统工程师和算法开发人员所建立的规范进而完成DSP设计的物理实现。

一般来讲，细则规范可划分成很多小的模块，每个小模块分配给各个成员，他们必须首先理解属于自己的模块的功能。

如果DSP算法的目标是FPGA、结构化ASIC或SoC，那么首要任务就是用Verilog或VHDL等硬件描述语言来建立一个RTL模型。这就需要实现工程师了解通信理论和信号处理以便明白系统工程师提出的细则规范。建立一个RTL模型和仿真测试平台常常需要花费一至两个月的时间，这主要是因为需要人工验证RTL文件和MATLAB模型的准确匹配。RTL模型仿真环境一经建立，实现工程师就要同系统工程师和算法开发人员进行交流，共同分析DSP系统硬件实现的性能、范围和功能。

由于系统工程师在算法开发阶段无法看到物理层设计，因此通常会需要修改原来的算法和系统结构、更新文字性规范、修改RTL模型和测试平台以及重新仿真，这些过程往往需要连续进行多次，直到DSP系统的性能要求能够由硬件实现为止。接着，实现工程师使用逻辑综合执行一种标准的FPGA/ASIC自上而下的设计流程，从而将RTL模型映射到门级网表，并且使用物理设计工具在给定的FPGA/ASIC器件中设置布局网表。图3给出了基本的片内DSP算法的设计流程，主要由算法开发和硬件实现两个相对分开的部分组成。

如上所述，只有花费很长的时间人工建立基于文字规范的RTL模型，才能避免因两个设计域(design domains)之间缺乏联系而造成设计开发进程的延迟，然而对这一设计工程更大的担心是DSP算法的物理设计是基于硬件工程师对文字规范主观的理解。

硬件工程师中缺乏DSP专家，因此常常会因为对要求功能的曲解而造成灾难性的后果。随着DSP复杂度的增加，在人工建立RTL模型的过程中，产生错误已司空见惯。由于相同的错误被写入仿真测试平台中，因此仿真中即便出现多次错误也无法被捕捉到，只有到了原型设计阶段，硬件设计错误才会被发现。

改进方法

FPGA/ASIC设计人员采用真正意义上的自上而下的设计方法，最重要的好处之一就是设计数据管理的改善。但是当ASIC和FPGA采用和现有DSP设计相同的自下而上的设计方法时，由于缺乏单一且有效的设计数据源，将会引入许多错误。因此，在当今的DSP设计中，各个独立的设计部门有义务使MATLAB模型和人工创建的RTL模型及测试平台保持同步。可是如前所述，这两个团队很少交流，而且通常在地理位置上也相距很远。所以管理这些数据变得非常困难。
CoWare在其SPW工具包里提供了一种模块同步问题的解决方案：将辅助模拟设计方法的概念引入硬件设计系统中，从而达到从细则规范到实现的转变。在这种方法中，CoWare 建议DSP设计组使用他们具有DSP硬件模型库的硬件设计系统创建一个可以执行的规范，从而取代对DSP规范和算法进行诠释的编程语言。
这种方法在消除硬件工程师开发RTL模型时造成的曲解方面很有优势，但是，它对确保设计数据同步方面还存在不足。由于每次修正模块都需要人工修改可执行规范，特别在现今复杂度不断增加和产品上市时间越来越短的双重压力下，发生错误的可能性将会大幅增加。

真正自上而下的DSP设计方法

Accelchip公司的DSP合成工具使用VHDL或Verilog硬件描述语言能够直接读出MATLAB模型并自动输出可以合成的RTL模型和仿真测试平台。通过连接DSP的两个设计域，给DSP设计小组在设计的人力和时间、曲解的消除、高成本的重复工作、硬件实现的自动验证，以及系统设计人员和算法开发人员在开发的初期阶段进行结构探索时所需要的能力等方面带来了很大的简化。

Accelchip使硬件设计人员不需要人工创建RTL模型和仿真测试平台，从而缩短了开发周期，减少了硬件实现所需要设计人员的数量。而且自动建立的RTL模型是目标FPGA器件的“结构化意识”，而不是简单的、继承下来的RTL模型。建立RTL模型后，其高级综合工具将创建一个逻辑综合的最佳实现，以确保所产生的门级网表具有FPGA器件的优点。

例如，DSP算法在不同供应商提供的FPGA器件列中实现，其性能和范围有很大的差异，这是因为对于不同设备来讲，结构、逻辑资源、布局资源以及布局方法都是不同的。通过“结构化意识”，Accelchip为DSP设计小组的目标FPGA器件提供了很好的物理实现。同时通过提供容易使用的、自动的从MATLAB到硬件实现的直接路径，使得DSP系统设计人员和算法开发人员能够在设计开发初期定义他们的算法。进而算法开发人员能够很快地将MATLAB设计转换成综合了性能、范围、成本和功率优点的目标FPGA的门级网表。有了来自算法物理实现的初期或开发周期中的反馈，就意味着设计流程后期所做的重复更少，再一次节省了宝贵的时间和人力。

结语

DSP技术的重要性日益增加，对其算法的性能要求远远超过了通用性DSP处理器的能力，从而促使DSP实现小组去寻找硬件的解决方法。FPGA给DSP实现提供了理想的平台，Accelchip提供的真正的自上而下的设计方案无缝地融入了DSP的设计环境，从而确保了在转向真正的自上而下的DSP设计方法时管理风险的最小化。

Answer 2

看你们老师给报不，最好和你老师说清楚，不行让他给你借一套也可以，你们学校实验室应该有的吧！自己和实验室的老师关系熟悉的话自己也可以去借用。最最一般的一套DSP开发板要好几千呢，详细的操作人家给的资料光盘都有的，不过一般是英文资料，用DSP做交通灯那太大材小用了，dsp功能比MCU强多了，DSP作控制也简单和MCU类似，祝福你好用，祝福你好运气