Verilog HDL子模块调用时，被调用的模块的什么文件应该放到调用工程的什么位置
Error: Node instance "****" instantiates undefined entity "****"
被调用模块式用电路图方式设计出来的
altMul18Sx17 signedMul(.clock(clk59),.dataa(qOut),.datab(gradCoefused),.result(tmpHf));位置随便，只要不是其他块语句（always）里面就行。追问
谢谢你的回答，但我想知道的是用结构化描述方式设计的模块能否被其它的描述方式所使用，如何使用。
比如结构化描述方式设计的模块（.bdf文件）
编译后会有很多文件
如(.bsf文件)
我想把这个模块作为底层模块来调用，但我不知道能否实现及怎样实现。
Verilog程序中如何调用子模块?
verilog在调用模块的时候（也称模块实例化），信号端口可以通过位置或名称关联，其形式如下面的例子：module and （C，A，B）；input A，B；output C；...endmodule and A1 (T3, A1, B 1); \/\/A1为调用and这个模块的一个加法器，在对A1进行实例化时采用位置关联，T3对应输出端口C，A对应A1，B...
verilog HDL中能否调用子程序
首先明确一个问题，verilog是硬件语言，不存在程序这样说法，程序是软件的叫法，这里交代吗。至于调用的问题，是绝对没问题的，一个顶层模块可以包含任意个底层模块这是没问题的，只需要一个例化语句。如果还有什么问题可以继续追问
Verilog HDL parameter参数问题
顶层模块调用下层模块时可以向下传递参数值 模块定义参数时指定缺省值 如果没有上面传递下来的值就使用这个缺省值 Decode #（4,0） D1（A4，F16）；Decode 是子模块module名 后面的是参数 进行位置对应映射 即4给Width 0给Polarity D1是例化编号 所以出现两个D1是不对的 后面是端口映射 Decode #（...
verilog for循环中模块实例化的问题
如果你真的是要例化十遍，用generate语句
Verilog HDL之parameter用法
本文介绍Verilog HDL中的parameter用法，主要用于定义常量。parameter定义形式如下：在模块输入、输出端口定义之后(module_item)或在模块输入、输出端口定义前（module_parameter_port_list）。在调用（例化）模块时，可修改模块内的参数值，有两种形式：按照parameter定义参数在模块中出现的顺序(ordered list)直接...
用Verilog编写时,可以可以利用if语句调用模块
这个思路是错误的 调用其它子模块，不能有IF CASE等 思路是，把MODE变成模块M1 的输入
Verilog 中的模块实例化问题
always里面好像不能调用模块的，只能调用任务和函数。
verilog hdl的模块和c语言的函数有何区别与联系
Verilog是硬件描述语言,模块或者function最后都会综合成实际的电路。而C语言的函数，则是调用时才会转入函数执行。联系就是两者目的都是提取公共模式，简化编程
看一下verilog中 模块实例化问题
encyrpt u1 (.proclaimed_in_writing(temp),.start(start),.clk(clk),.cryptograph(temp1),.reset(reset_n));这个例化调用放在always语句块的外面！不能这样直接调用的！你要有电路的思想，一个例化调用就相当于一个电路，你用if语句，有时候要综合出这个电路有时候又不要综合出这个电路了，这个不...
Verilog task的调用中的变量问题
task中不能包含initial块
