您好，请教个问题：在vhdl转成原理图的时候就会报错“说：quartusii不支持这个端口输入的类型”
vhdl编写的程序编译过程没有问题，的确我定义的这个输入端口类型不是vhdl标准类型，但同时我在一个程序包中用TYPE声明了这种数组类型，实体声明之前，用USE子句也声明自己的程序包。但是在生成图形文件的时候就会报错，导致我的顶层模块也出现了逻辑的错误。不知道该怎么办了，帮帮忙吧。谢谢
你将自己声明的类型发上来，看是否可以被综合（用硬件实现）。追问
我给您发私信吧 太感谢您了
追答我认为是这样一个问题：VHDL的仿真器支持多维数组的仿真，但是VHDL综合器只支持一维数组的综合。有可能是你声明的类型，VHDL认为最终是一个二维数组，所以拒绝综合。
来自：求助得到的回答您好,请教个问题:在vhdl转成原理图的时候就会报错“说:quartusii不支持...
自己声明的类型，在硬件中要能够实现才行，否则无法综合。你将自己声明的类型发上来，看是否可以被综合（用硬件实现）。
VHDL设计的储存模块用QuartusII验证出现Error: Cannot synthesize i...
Quartus不支持对这种初始化方式的代码进行综合 可以用$readmemb或$readmemh完成ram的初始化（9.0以上版本支持这种方式的综合）例如 module ram_with_init(output reg [7:0] q,input [7:0] d,input [4:0] write_address, read_address,input we, clk );reg [7:0] mem [0:31];integer i;i...
Quartus ii中画原理图时怎么也找不到非门,谁能告诉我怎么找到
如图，在原理图输入界面双击，再出现的Symbol对话框中左侧选择。
在Quartus II中如何将VHDL代码转换成可视图形
把程序编译通过以后，打开VHDL文件，选【File】->【Creat\/Update】->【Create Symbol Files for Current File】；选【File】->【New】,在【Device Design Files】下选【Block Diagram\/Schematic File】空白处双击，选择刚刚建立的符号名即可。
quartusII 运行报错(1)Error (10500): VHDL syntax error at vga.vhd...
LIBRARY IEEE后面要加“;”，STD_LOGIC_UNSIGINED要小写，就OK了。希望对你有所帮助。
Quartus II写的VHDL程序编译时为什么总说实体无定义
如果一定要不一致，可以在QUARTUS的project navigator（位于界面的左上方），里面有个项是files,打开device design files左边的加号，可以找到你的counter程序，右键设为顶层程序，就可以编译了 如果你用的不是QUARTUS，也类似的设为顶层文件就可以编译，不过我对其他软件不太熟，你在菜单里找找吧 ...
quartus ii 原理图部分我是用的VHDL和原理图相结合编译也都成功了,就...
说实话，我也遇到过此类问题，当初是把已经建立的波形仿真文件删除（从工程里面剔除，若有多个，记得删干净），重新搞一个！波形仿真文件不是有扩展名吗，确定工程文件夹里面没有了那扩展名的文件为止！
...quartus 用正确的VHDL文件调试 总是说我的不支持EP1K30TC144_3芯 ...
第三步），注意你使用的那个ACEXIK系列的器件（EP1K30TC144-3 ）有没有安装哦？（估计在你安装装Quartus的时候 没有选择相应的组件）如下图。，我的QuartusII9.0现在只支持Cyclone 和CycloneII 系列的设计。如果你真的想要使用这个系列的芯片设计，重新安装下组建，选择支持你想要的器件系列。
...的是quartus ii 9.0 写verilog代码,在编译的时候,老出现下面两个问题...
你在新建时选择的是VHDL语言，而你写的是Verilog语言，所以出错。你重新建一个就行了
vhdl怎样绘制总线 就是在用quartus ii的原理图输入法中怎样绘制总线呢...
跟普通的连线是一样的！只不过命名不一样。比如：你这总线输出有5，假设你命名为a，那么这个总线你只要命名为a[5..0],这样就可以了。如果是器件跟器件之间的总线相连，只要是两个能连接得上，你跟普通连线一样就可以了
