Quartus II写的VHDL程序编译时为什么总说实体无定义
实体需要定义吗？？我是初学者 我只是觉得不需要
那实体怎样定义？？？
比如说实体名是 counter
我写的实体是：
LIBRARY IEEE;
USE ieee.std_logic_1164.all;
ENTITY counter IS
......
END counter；
编译时 提示错误 说实体无定义
如果一定要不一致，可以在QUARTUS的project navigator（位于界面的左上方），里面有个项是files,打开device design files左边的加号，可以找到你的counter程序，右键设为顶层程序，就可以编译了
如果你用的不是QUARTUS，也类似的设为顶层文件就可以编译，不过我对其他软件不太熟，你在菜单里找找吧
参考资料：左手
Quartus II写的VHDL程序编译时为什么总说实体无定义
语法规则是这样的：实体名与文件名要同名，意思是你把counter的程序放到一个名叫counter的文件名里才能编译；工程名最好也要一致，不一致也不会出错；如果一定要不一致，可以在QUARTUS的project navigator（位于界面的左上方），里面有个项是files,打开device design files左边的加号，可以找到你的counter程序...
顶层VHDL没有定义是什么错误啊?
比如在QuartusII中，你的Top-Level的VHDL文件名与Entity名不一样，就要在Assignment->Settings->General下面手动输入顶层Entity名，否则会报错说顶层实体未定义之类。其它编译器未试过会不会出现这类问题。
vhdl 使用quartus编译时提示错误:没有声明。
在你声明的几个程序包中，不存在to_std_logic这个函数，也不存在conv_std_logic这个函数！
用Quartus II 可以仿真编译通过的VHDL文件用modelsim编译通不过?
Quartus II能通过？没用过Quartus II。错误是因为你的case语句的问题，在case语句最后end case 前加上when others=>null;就行了或者把你的cnt1的定义改为cnt1：in bit_vector(1 downto 0)就行了。
...是quartus ii 9.0 写verilog代码,在编译的时候,老出现下面两个问题...
你在新建时选择的是VHDL语言，而你写的是Verilog语言，所以出错。你重新建一个就行了
Quartus II实体名字是什么?
实体名就是VHDL程序中ENTITY 后面的文件名，如语句ENTITY COUNTER IS的实体名就是COUNTER，保存程序时文件命名要用这个实体名保存。具体做法是：在project工具栏里有个set as Top-level entity，点一下就好了。
quartus ii如何将VHDL源程序变成元件的样子
1、首先在运行中输入notepad，启动记事本程序。2、在记事本程序中输入需要在Quartus II中录入的汉字，然后选择复制。3、然后找到并打开Quartus II软件，找到并双击打开目标VHDL文件。4、将鼠标光标插入到需要录入汉字的位置。使用Ctrl+V，将刚刚复制的汉字粘贴到目标位置。5、最后注意汉字占用两个字节，删除...
用quartus2编译时为什么出现Error (10500): VHDL syntax error at C...
嗯 同意楼上的，我一般出现这个问题就是忘了分号，要不就是忘了加"ENDxxxx"。XXX表示PROCESS,IF,CASE等
quartus II为什么输入的代码没有格式
是需要自行设置格式的。用quartusii写代码的时候，quartusii是不能像vc++那样自动调整代码格式的，必须得手动加空格缩进。QuartusII是Altera公司的综合性CPLD\/FPGA开发软件，原理图、VHDL、VerilogHDL以及AHDL等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。
