求VHDL分频计数代码

Question

用VHDL编写一个程序：输入一个时钟CLK，经5分频得到一个工作时钟clk_5。以clk_5为工作时钟，控制2个计数器。计数器同时开始工作，第一个计数器：当计数器从0记到5后输出S1变为1。第二个计数器：当计数器从0记到55后输出S2变为1。2个输出S1，S2开始都为0。要有清零端。
代码能在Quartus II下编译仿真才给分。最好发邮箱：yanhuangzhiren@126.com

Answer 1

这么简单的逻辑应该自己会写，如果实在不行在网上搜一下也很容易找到

ENTITY clkdiv IS
PORT(clk : IN STD_LOGIC;
clk_div12 : OUT STD_LOGIC);
END clk_div;

ARCHITECTURE rtl OF clk_div IS
SIGNAL count : STD_LOGIC_VECTOR(2 DOWNTO 0);
SIGNAL clk_temp : STD_LOGIC;

BEGIN
PROCESS(clk, count)
BEGIN
IF (clk'event AND clk='1') THEN
IF(count = "101") THEN
count <= (OTHERS => '0');
clk_temp <= NOT (clk_temp);
ELSE
count <= count +1;
END IF ;
END IF ;
END PROCESS;

clk_div12 <= clk_temp;

END rtl;

上面这个是最常用的1:1占空比，由于没有复位信号，所以第一个周期可能是不完整的，但在实际应用中一般不成问题。
是不是把48MHz分频为0.2Hz？
如果这样，我给你个思路吧：
1、分频器实质上就是一个计数器，48MHz分到0.2Hz实际上就是设计一个计数器，使得每次计录48*2.5*10^6个脉冲后将一个信号翻转（也就是2.5秒高电平，2.5秒低电平）；
2、具体思路就是设计一个能记录48*2.5*10^6各脉冲的计数器，再设计一个比较器（使之能够对记录脉冲及常数48*2.5*10^6进行比较）；再将比较结果与48M的脉冲“与”后输入到一个翻转触发器（也就是一个一位计数器）clk端，D触发器的输出就是分频输出；
3、注意计数器要通过比较结果清零；分频输出同步时钟脉冲需要比计数脉冲滞后半个相位（也就是使用上升沿计数，使用下降沿触发翻转触发器），这样信号比较稳定；
其实挺基本的，查查资料就有答案了。祝好运！

Answer 2

其实大家回答问题，绝大多数不是想得你的多为的分的，大家只是想帮帮忙而已！顺便也提高一下自己的水平！我希望你以后，不管在什么地方问问题的时候，不要这样颐指气使，这是对别人最大的不尊重！你问问题一点诚恳的意思都没有，这样不好！希望我说的这些话，可以比给你编这个代码，让你学到更多！

Answer 3

上面这个5分频不是奇分频了吗？按照你的方法就是十分频了。建议其查查奇分频的vhdl 代码。看看