急求用VHDL语言编写一段CPLD程序~入门的入门的！

Question

要求如下：
输入：clk,m,s,a,b,c,
输出：d,e,f
当m=1时，d,e,f =clk（让输出跟时钟频率一样）
当m=0时，d=s
a=1 b=o c=1则e=1
a=0 b=1 c=0则f=1
其它d=1
麻烦帮我用WHEN语句写，总觉得这种情况并列比较好。小弟感激不尽！

Answer 1

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity name is
Port ( CLK,M,S,A,B,C : in STD_LOGIC;
D,E,F : out STD_LOGIC);
end name;
architecture Behavioral of name is
begin
d<=clk when m='1' else
s when m='0' else
'1';
e<= clk when m='1' else
'1' when a='1' and b='0' and c='1' else
'0';--(你没有说明其他情况下e的输出，姑且算0，下面一样)
f<= clk when m='1' else
'1' when a='0' and b='1' and c='0' else
'0';
end architecture behavioral;

Answer 2

VHDL，verilog是FPGA（或cpld）的编程语言。着两种都是硬件编程语言，也就是对硬件进行逻辑综合编程。 单片机是“已知硬件”，也就是说硬件都已经设计好了，

Answer 3

budong