SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时（SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效），不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0。
当SD=0且RD=1（SD的非为1，RD的非为0）时，Q=1，Q非=0，触发器置1，SD和RD通常又称为直接置1和置0端。设它们均已加入了高电平，不影响电路的工作。
扩展资料
JK触发器和触发器中最基本的RS触发器结构相似，其区别在于，RS触发器不允许R与S同时为1，而JK触发器允许J与K同时为1。当J与K同时变为1的同时，输出的值状态会反转。也就是说，原来是0的话，变成1；原来是1的话，变成0。
D触发器（data flip-flop或delay flip-flop）由4个与非门组成，其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。
而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。边沿D触发器可由两个D触发器串联而成，但第一个D触发器的CP需要用非门反向。
参考资料来源：百度百科-JK触发器
参考资料来源：百度百科-D触发器
sd和rd连接到基本rs触发器的输入端。它们分别被预设和重置。低水平是有效的。当s d=1和rd=0时（sd的non为0，rd的non为1，即分别在两个控制端口从外部输入的电平值，因为低电平有效），无论输入d的状态如何，q=0，q non=1，即触发器设置为0。
当sd＝0和rd＝1时（sd不是1，rd不是0），q＝1，q不是0，触发器设置为1，sd和rd也被称为直接设置为1和设置为0。假设它们已被添加了高电平，这不会影响电路的工作。
扩展资料：
jk触发器的结构类似于rs触发器。区别在于r s触发器不允许r和s同时为1，而j k触发器允许j和k同时为1。当j和k同时变为1时，输出值状态将反转。也就是说，如果是0，就变成1；如果是1，就变成0。
d触发器（数据触发器或延迟触发器）由四个nand门组成，其中g1和g2构成基本的rs触发器。当电平触发主从触发器工作时，输入信号必须在正边之前加上。如果在高cp电平时输入端有干扰信号，则有可能使触发错误状态。
边缘触发器允许在cp触发器边缘到达之前添加输入信号。这样，大大缩短了输入干扰的时间，降低了干扰的可能性。边d触发器也称为保持块边d触发器。边缘d触发器可以由两个d触发器串联而成，但第一个d触发器的cp需要使用非门反向。
参考资料来源：
本回答被网友采纳SD：直接置位端或直接置“0”端。本回答被提问者采纳
SD：直接置位端或直接置“1”端。
楼上的那位搞反了吧。。
sd 异步置1 无视时钟信号
JK触发器和D触发器中,RD和SD的作用是什么 ?
SD和RD接至基本RS触发器的输入端，它们分别是预置和清零端，低电平有效。当SD=1且RD=0时（SD的非为0，RD的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效），不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0。当SD=0且RD=1（SD的非为1，RD的非为0）时，Q=...
jK触发器的sd和rd有什么作用?
sd和rd连接到基本rs触发器的输入端。它们分别被预设和重置。低水平是有效的。当s d=1和rd=0时（sd的non为0，rd的non为1，即分别在两个控制端口从外部输入的电平值，因为低电平有效），无论输入d的状态如何，q=0，q non=1，即触发器设置为0。当sd＝0和rd＝1时（sd不是1，rd不是0），q...
JK触发器和D触发器在现正常逻辑功能时sd\\rd应处于什么状态
一般情况下这两个端应该是低电平有效，rd为置0端，sd为置1端，正常工作时应该全是1，rd=0，输出q=0，sd=0，输出q=1
jk触发器中rd, sd分别代表什么?
处于1，这两个端是低电平有效，rd为置0端，sd为置1端，正常工作时应该全是1，rd=0，输出q=0，sd=0，输出q=1。可以利用这两个端来进行联片，当符号上有非号时，信号是低电平有效，没有非号时，是高电平有效，使用时，总是使得触发器置位端无效，触发器才能正常使用，可以用别的信号加在这...
为什么图中D触发器 JK触发器有SD RD输入端 又有什么用处
当SD为0，RD为1时，将触发器输出Q置1，相反置0。同为1是行使触发器功能，同为0时，触发器输出端Q与Q非皆为1。
jk触发器的逻辑功能是
JK触发器和D触发器在现正常逻辑功能时sd\\rd应处于什么状态当符号上有非号时，信号是低电平有效，没有非号时，是高电平有效。使用时，总是使得触发器置位端无效。触发器才能正常使用。可以用别的信号加在这两个端上来控制触发器。计数器中联级就是这个方法。逻辑功能的区别：当JK触发器出现时钟脉冲...
74LS112引脚作用?
3、TTL电路的输入端悬空相当于高电平。所以正常逻辑功能状态时74LS112的SD和RD可以悬空。你可以通过实验进行验证，加深理解。CMOS电路的输入端悬空时，由于受静电感应的影响，可能是低电平也可能是高电平，无法确定。74ls74引脚图及功能详解LS7474为2个D触发器，1脚为第一个触发器的复位端低电平有效，2...
jk触发器和d触发器在实现正常逻辑功能时rd .sd应处于什么状态...
都应等于0，此时jkd信号才有效
D触发器和JK触发器的逻辑功能和触发方式有何不同?
D触发器和JK触发器是数字电路中的两种重要触发器，它们在逻辑功能和触发方式上有所不同。D触发器，因其构成简单（由与非门组成），其工作原理是当输入D端为1时，输出Q保持为0；当D=0时，Q状态变为1。而JK触发器则更为灵活，其在时钟脉冲CP为1时，根据J和K的组合实现不同的功能：J=0 K=0时...
边沿触发器 || D触发器 || JK触发器 || 逻辑功能转换 工作特性 || 重...
上升沿或下降沿的时钟信号控制着输出Q和Q非的变化，异步置零（RD非）和置一（SD非）端则独立于时钟，提供了灵活的信号控制方式。理解电路工作原理，可以观看视频中的3'15"~5'07"，尽管内容可能有些复杂，但至关重要。1.2 边沿JK触发器JK触发器是D触发器的进化，引入了J和K输入端，通过反相时钟...
