一位全加器：
A、B为加数，C为前进位，S为和，Co为后进位；
ABC分别为74LS138的数据输入位，Y为74LS138的输出位；
真值表如下图示；
那么；
把 S=1 的 Y 端通过四输入与非门连接在一起，则门输出即为 S；
把 C0=1 的 Y 端通过四输入与非门连接在一起，则门输出即为 Co；
如何用一片74ls138译码器和一片74ls20双四输入与非门组成一位全加器电 ...
一位全加器：A、B为加数，C为前进位，S为和，Co为后进位；ABC分别为74LS138的数据输入位，Y为74LS138的输出位；真值表如下图示；那么；把 S=1 的 Y 端通过四输入与非门连接在一起，则门输出即为 S；把 C0=1 的 Y 端通过四输入与非门连接在一起，则门输出即为 Co；
设计一位全加器 ,74ls138 +2个四输入与非门构成的全加器,用vhdl语言设...
BEGIN y := (OTHERS => '1');CASE c&b&a IS WHEN "000" => y(0) := '0';WHEN "001" => y(1) := '0';WHEN "010" => y(2) := '0';WHEN "011" => y(3) := '0';WHEN "100" => y(4) := '0';WHEN "101" => y(5) := '0';WHEN "110" => y(6)...
用74LS138译码器和与非门74LS20实现三人多路表决器
138译码器的ABC做为输入端，Y3,Y5,Y6,Y7连在一个与非门上，令其输出为Y，若Y为高电频，则表决通过，Y为低电频则表决不通过。
使用74ls138和必要的逻辑门(74LS20与非门)设计三变量表决器电路,要求写 ...
一个输出F，F=0不通过，F=1通过，对应74ls138真值表(输出有效低电平)，F=Y3+Y5+Y6+Y7=(Y3'Y5'Y6'Y7')'，74ls138的4个输出Y3,Y5,Y6,Y7接到4输入与非门，与非门输出就是表决结果F。
用74ls138设计一个全加器
设A为加数B为被加数 低位进位为Ci-1 和为S 进位为CiA B Ci-1 S Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 1 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1 ___ ———S=Y1.Y2.Y4.Y7 ___ ———Ci=Y3.Y5.Y6.Y7接线图我就不帮你画了 本回答由提问者推荐 举报|...
用一篇3线~8先译码器74LS138和基本逻辑电路构成一位全加器电路,画出...
下面的地址输入端：A2、A1、A0分别接全加器的三个输入信号：Ai、Bi、Ci－1；下面的使能信号端：S1接高电平＂1＂，S2、S3接低电平＂0＂；上面的信号输出端：Y1、Y2、Y4、Y7接至一个四输入与非门的四个输入端，此与非门的输出端为全加器输出信号Si端；Y3、Y5、Y6、Y7接至一个四输入与...
数字电路与逻辑设计的问题,高分求助
所需芯片如下：（每台）74LS00 与非门 1片 74LS86 异或门 1片 74LS125 三态门 1片 74LS08 与门 1片 74LS04 非门 1片 74LS20 与非门 3片 74LS283 全加器 1片 74LS138 译码器 1片 74LS151 数据选择器 1片 74LS74 D触发器 1片 74LS112 JK触发器 1片 74LS161 计数器 2片 ...
设计一位全加器
使用给定器件，给定的什么器件？没有拍出来呀。如果按提示所给的逻辑函数画逻辑图，是用2输入与非门，那逻辑图可是很麻烦的。其实，逻辑函数可以化简的更简单些。或用74LS138，74LS20设计最为简单。逻辑图如下
用一片3-8译码器和相应的门设计组合电路
用74LS138和74LS20按图13－3接线，74LS20芯片14脚接＋5v，7脚接地。利用开关改变输入Ai、Bi、Ci－1的状态，借助指示灯或万用表观测输出Si、Ci的状态，记入表13－3中，写出输出端的逻辑表达式。译码器常用于计算机中对存储器单元地址的译码，即将每一个地址代码转换成一个有效信号，从而选中对应的单元...
用74ls138怎么实现 逻辑函数:Y=
74ls138是3线-8线译码器,输出是反码。Y=(A非)(B非)C+A(B非)C+AB(C非) =m1 + m5 + m6 (写成最小项之和的形式) =(m1非)*(m5非)*(m6非) (整个相乘后再一个大的非号) 化成与非式所以需要一个 三输入端的与非门输入端由高到低位分别接A,B,C 就是A2=A,A1=B,A0=C输入端选择Y1(非),Y...
